CN1787371A

CN1787371A - 半导体集成电路

Info

Publication number: CN1787371A
Application number: CNA2005100876810A
Authority: CN
Inventors: 野口英和; 上原英敬
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2004-12-07
Filing date: 2005-07-29
Publication date: 2006-06-14
Anticipated expiration: 2025-07-29
Also published as: US20060119716A1; CN100550628C; US7295055B2; JP2006163752A; JP4404756B2

Abstract

本发明的目的是消除由半导体集成电路的动作引起的时钟信号的混乱。时钟信号CLK在输入缓冲器10中被倒相，和屏蔽信号S70同时被给予NAND20。一旦NAND20的信号S20上升，则在积分部30、40的积分电路的延迟时间之后，该积分部40的信号S40下降。信号S20和信号S40同时被给予NAND50，因此该NAND50的信号S50从时钟信号CLK上升时刻开始在积分电路的延迟时间期间被固定在“L”。信号S50在积分部60被延迟，在AND70中被追加积分部60的延迟时间而生成屏蔽信号S70。另一方面，信号S50在倒相器80中被倒相，作为内部时钟CKI被供给数据输入部1、数据处理部2以及数据输出部3。

Description

半导体集成电路

技术领域

本发明涉及半导体集成电路中的时钟信号的噪声消除技术。

背景技术

装入封装中的半导体芯片，为了和外部进行信号的输入输出，芯片上的焊盘和封装的金属端子之间用金线等连接，由其寄生电抗，引起输入输出信号较大混乱，使半导体芯片的基准电位(接地电平)波动。特别地，在由数据的输出信号驱动外部电路时，因为电源电流的变化较大，基准电位的波动变大，恐怕引起误动作。

图2是在下述专利文献1中记载的现有输入缓冲器电路的电路图。

该输入缓冲器电路，是为了防止半导体存储元件的输出噪声的往输入缓冲器内的反馈引起的误动作的电路，包含从外部输入RAS(行地址选通脉冲)信号的缓冲器输入部100；从外部输入DOE(启动数据输出)信号并使其延迟预定时间的DOE锁存部200；通过来自DOE锁存部200的被延迟后施加的DOE信号，输出从缓冲器输入部100施加的RAS信号的缓冲器输出部300。这里，DOE信号是同步于在读入存储元件内的数据时使用的CAS(列地址选通脉冲)信号、由外部给予的信号。

缓冲器输入部100，由串联连接构成CMOS倒相器的P沟道MOS晶体管(以下称“PMOS”)M1、M2，以及N沟道MOS晶体管(以下称“NMOS”)M3、M4，和级联连接于该CMOS倒相器的输出侧节点A的倒相器INV1、INV2、INV3组成，对CMOS倒相器输入侧给予RAS信号。

DOE锁存部200，由使从外部施加的DOE信号延迟预定时间的延迟电路210、把用该延迟部210延迟过的DOE信号和原来的DOE信号的逻辑积倒相输出的“与非”门NAND1、以及级联连接于该NAND1的输出侧的倒相器INV4、INV5组成。

缓冲器输出部300，由将缓冲器输入部100的倒相器INV3的输出信号和DOE锁存部200的倒相器INV5的输出信号作为输入信号的“与非”门NAND2，以及级联连接于该NAND2的输出侧的倒相器INV6、INV7、INV8组成。

在该输入缓冲器电路中，在进行读入动作时，一旦RAS信号从“H”变为“L”，则节点A的信号从“L”变为“H”。此时，与CAS信号同步的DOE信号，在一定期间连续维持在“H”。因此，“与非”门NAND2的输出，由倒相器INV2的输出信号来决定。之后，一旦DOE信号从“L”变为“H”，则“与非”门NAND1的输出在延迟电路210的延迟时间期间维持在“L”，之后变为“H”。

在RAS信号从“H”变为“L”时产生检测噪声，在CAS信号从“H”变为“L”时产生输出噪声，而因为该期间内“与非”门NAND1的输出变成为“L”，所以“与非”门NAND2的输出被维持在“H”。因此，在该期间内缓冲器输出部300输出的RAS1信号变为“L”，在RAS信号由“H”变为“L”时，能够防止由输出噪声引起的缓冲器的误动作。

专利文献1：特开平10-64268号公报。

上述输入缓冲器电路，为了消除RAS信号的噪声，需要从外部输入与CAS信号同步、没有噪声、稳定状态的DOE信号。可是，在由外部给予时钟信号的情况下，与此对应的DOE信号不存在，在上述输入缓冲器电路，不能消除在时钟信号上产生的噪声。因此，存在如下一些问题：在由外部给予的时钟信号上升了时，由于内部电路的动作，基板电位波动，在时钟信号上噪声被叠加，产生脉冲幅度窄的多个时钟信号。

发明内容

本发明的目的是消除半导体集成电路的动作引起的时钟信号的紊乱。

本发明的半导体集成电路，其特征在于包含，输入缓冲器，读入并倒相由外部给予的时钟信号；第1门，把屏蔽信号和上述输入缓冲器的输出信号的逻辑积倒相；积分部，在上述第1门的输出信号上升了时，以预定的时间常数对该输出信号积分，在达到了预定的电平时下降延迟时钟，在该第1门的输出信号下降了时，立即上升该延迟时钟；第2门，把上述第1门的输出信号和上述延迟时钟的逻辑积倒相而作为上述屏蔽信号输出；输出缓冲器，把上述第2门的输出信号倒相作为内部时钟输出。

本发明的效果

本发明包含：第1门，生成由输入缓冲器读入并倒相过的时钟信号和屏蔽信号的逻辑积的倒相信号；积分部，在该倒相信号上升了时，按预定的时间常数积分后下降延迟时钟，在该倒相信号下降了时，立即上升延迟时钟；第2门，倒相该积分部和第1门的输出信号的逻辑积，作为屏蔽信号反馈到第1门。因此，其效果为，在延迟时钟由积分部输出期间，第1门的输出信号被固定在高电平，即使由输入缓冲器的基准电位的波动引起在时钟信号上叠加噪声，也能够生成消除了噪声的内部时钟。

附图说明

图1是表示本发明的实施例1的半导体集成电路的结构图。

图2是现有的输入缓冲器电路的电路图。

图3是表示图1的动作的信号波形图。

图4是表示本发明的实施例2的时钟电路的结构图。

符号说明

10 缓冲器部

20，50 NAND

30，30A，40，40A，60，60A 积分部

33，43，63 电阻

34，46，64 电容器

39c，49c，69c 熔丝

70 AND

90 倒相器

具体实施方式

设积分部为如下结构，包含：连接在电源电位和第1节点之间、由前级门的输出信号控制导通状态的PMOS，连接在第1节点和第2节点之间的电阻，连接在第2节点和接地电位之间、由和上述PMOS同样的信号控制导通状态的NMOS，分别连接在在第1节点和电源电位以及接地电位之间的第1以及第2电容器，倒相输出第1节点的信号的倒相器。因此，能够减少由电源电压和温度的变化引起的积分电路的时间常数的变动。

对照比较附加的附图阅读下面的优选实施例的说明，会更完全了解该发明的上述以及其他的目的和新特点。但是，附图是专用于说明的，不用于限定该发明的范围。

实施例1

图1是表示本发明的实施例1的半导体集成电路的结构图。

该半导体集成电路包含：数据输入部1，把多个输入信号IN和内部时钟CKI同步地读入；数据处理部2，把由该数据输入部1读入的数据和内部时钟信号CKI同步地处理；以及数据输出部3，把数据处理部2的处理结果和内部时钟信号CKI同步地作为输出信号OUT输出。而且，该半导体集成电路具有时钟电路，该时钟电路从外部给予的时钟信号CLK生成没有噪声的内部时钟信号CKI后供给数据输入部1、数据处理部2以及数据输出部3。

时钟电路由从外部读入例如166MHz时钟信号CLK的输入缓冲器(例如缓冲器部10)、第1以及第2门(例如“与非”门(以下称“NAND”)20，50)、第1积分部(例如积分部30、40)、第2积分部(例如积分部60)、第3门(例如，“与”门(以下称“AND”)70)、以及输出内部时钟CKI的输出缓冲器(例如倒相器80)组成。

缓冲器部10是由PMOS11和NMOS12构成的一般的CMOS倒相器，由该缓冲器部10输出的信号S10被给予NAND20的第1输入侧。由NAND20输出的信号S20被给予积分部30、40和NAND50的第1输入侧。

积分部30、40，在由NAND20输出的信号S20上升了时，按预定时间常数积分该信号S20，当达到了倒相器的阈值电压时，下降延迟时钟信号S40，在该信号S20下降了时，立即上升信号S40。

积分部30含有在栅上被给予信号S20的PMOS31和NMOS32。PMOS31的源极连接着电源电位VDD，漏极连接着节点N1。NMOS32的源极连接着接地电位GND，漏极通过电阻33连接着节点N1。节点N1通过电容器34a，34b分别连接于电源电位VDD和接地电位GND，该节点N1的信号SN1在倒相器35被倒相作为信号S30被给予积分部40。再有，电阻33的值被设定为10～20Ω，由该电阻33和电容器34a，34b决定的时间常数被设定为数ns。

积分部40含有在栅上被给予信号S30的PMOS41和NMOS42。PMOS41的源极连接着电源电位VDD，漏极连接着节点N2。NMOS42的漏极通过电阻43连接于节点N2，源极通过NMOS44连接着接地电位GND。节点N2通过PMOS45连接于电源电位VDD，并且通过电容器46a，46b分别连接着电源电位VDD和接地电位GND。再有，由这些电阻43和电容器46a，46b决定的时间常数被设定为和积分部30同样大小。

对NMOS44和PMOS45的栅，给予信号S20。另外，节点N2的信号SN2，通过被级联连接的倒相器47、48，作为延迟时钟信号S40被给予NAND50的第2输入侧。

由NAND50输出的信号S50被给予积分部60和AND70，同时用倒相器80倒相作为内部时钟CKI被供给数据输入部1、数据处理部2以及数据输出部3。

积分部60，在由NAND50输出的信号S50上升了时，用一定的时间常数积分该信号S50，在达到了倒相器的阈值电压时上升屏蔽延迟信号S60，在信号S50下降了时，立即下降信号S60。

积分部60和积分部30结构相同，包含在栅上被给予信号S50的PMOS61和NMOS62。PMOS61的源极连接着电源电位VDD，漏极连接着节点N3。NMOS62的源极连接着接地电位GND，漏极通过电阻63连接着节点N3，。节点N3通过电容器64a，64b分别连接于电源电位VDD和接地电位GND，该节点N3的信号SN3在倒相器65被倒相，作为信号S60被给予AND70。由AND70输出的信号70作为屏蔽信号，被给予NAND20的第2输入侧。再者，积分部60的时间常数也被设定为数ns。

图3是表示图1的动作的信号波形图。下面，边参照该图3，边说明图1中的时钟电路的动作。

在图3的时刻t0，当由外部给予的时钟信号CLK固定在“H”时，由缓冲器部10输出的信号S10是“L”，由NAND20输出的信号S20是“H”。另外，积分部20的节点N1的信号SN1是“L”，由该积分部30输出的信号S30是“H”。而且，积分部40的节点N2的信号SN2是“L”，由该积分部40输出的信号S40是“L”。因此，由NAND50输出的信号S50是“H”，积分部60的节点N3的信号SN3是“L”，由该积分部60输出的信号S60是“H”。而且，由AND70输出的信号S70成为“H”，内部时钟CKI是“L”。

在时刻t1，一旦时钟信号CLK从“H”下降为“L”，则信号S10从“L”变为“H”，信号S20从“H”变为“L”。

在积分部30，一旦信号S20成为“L”，则PMOS31和NMOS32分别变为开、关。因此，通过开状态的PMOS31对电容器34b充电，节点N1的信号SN1迅速上升到电源电位NDD。在信号SN1达到了倒相器35的阈值电压(VDD/2)的时候，信号S30从“H”变为“L”。

另一方面，在积分部40，一旦信号S20变为“L”，则NMOS44和PMOS45分别变为开、关。而且，一旦信号S30变为“L”，则PMOS41和NMOS42分别变为开、关。因此，通过开状态的PMOS41对电容器46b充电，节点N2的信号SN2迅速上升到电源电位VDD。当信号SN2达到了倒相器47的阈值电压(VDD/2)的时候，信号S40由“L”变为“H”。

在NANND50，紧跟着时刻t1，因为被给予“L”的信号S20和S40，所以，信号S50是“H”，其后，即使信号S40变为“H”，也因信号S40是“L”，信号S50被维持在“H”。因此，信号S60、S70以及内部时钟CKI不变化。

在时刻t2，一旦时钟信号CLK从“L”上升到“H”，则信号S10从“H”变为“L”，信号S20从“L”变为“H”。

在积分部30，一旦信号S20变为“H”，则PMOS31和NMOS32分别变为关、开。因此，通过开状态的NMOS32和电阻33，电容器34b被放电，节点N1的信号SN1按照电容器34a、34b和电阻33决定的时间常数下降到接地电位GND。但是，此时，因为信号SN1上升到了倒相器35的阈值电压，所以，信号S30仍然是“L”。

另一方面，在积分部40，一旦信号S20变为“H”，则NMOS44和PMOS45分别变为关、开。因为信号S30是“L”，所以PMOS41和NMOS42分别是开、关，信号S40被维持在“H”。在NAND50，因为被给予“H”的信号S20、S40，所以信号S50变为“L”。

在积分部60，一旦信号S50变为“L”，则PMOS61和NMOS62分别变为开、关。因此，通过开状态的PMOS61电容器64b被充电，节点N3的信号SN3迅速上升到电源电压VDD。当信号SN3达到了倒相器65的阈值电压(VDD/2)的时候，信号S60从“H”变为“L”。由AND70输出的信号S70，因为在信号S50变为“L”的时候已经变为“L”，所以在此时不变化。

一旦因时刻t2的时钟信号CLK的上升信号S50变为“L”，则内部时钟CKI变为“H”。因此，数据输入部1、数据处理部2以及数据输出部3的状态发生变化，电源电流发生急剧变化，由于基板电位的波动，在缓冲器部10输出的信号S10上产生噪声。但是，在NAND20的第2输入侧，因为被给予了“L”的信号S70，所以，由该NAND20输出的信号S20不受被叠加在信号S10上的噪声的影响，而被维持在“H”。因此，不会在内部时钟CKI上叠加噪声。

在时刻t3，一旦节点N1的信号SN1下降到倒相器35的阈值电压，则信号S30从“L”变为“H”。因此，积分部40的PMOS41和NMOS42分别变为关、开。通过开状态的NMOS42和电阻43电容器46b被放电，节点N2的信号SN2按照电容器46a、46b和电阻43决定的时间常数下降到接地电位GND。但是，在此时，信号SN2因为上升到倒相器47的阈值电压，所以信号S40仍然是“H”。因此，信号S50不变化，内部时钟CKI也仍是“H”。

在时刻t4，一旦节点N2的信号SN2下降到倒相器47的阈值电压，则信号S40从“H”变化为“L”，信号S50成为“H”。

在积分部60，一旦信号S50变为“H”，则PMOS61和NMOS62分别变为关、开。因此，通过开状态的NMOS62和电阻63电容器64b被放电，节点N3的信号的SN3，按照电容器64a、64b和电阻63决定的时间常数下降到接地电位GND。但是，在此时，因为信号SN3上升到倒相器65的阈值电压，所以，信号S60仍是“L”。

另外，一旦信号S50变为“H”，则内部时钟CKI变为“L”，数据输入部1、数据处理部2以及数据输出部3的状态发生变化，电源电流产生急剧变化。但是，因为信号S60维持“L”状态，所以信号S20被维持在“H”，不会在内部时钟CKI上叠加噪声。

在时刻t5，一旦节点N3的信号SN3下降到倒相器65的阈值电压，则信号S60从“L”变为“H”。因此，由AND70输出的信号S70变为“H”，而因为缓冲器部10的信号S10是“L”，所以由NAND20输出的信号S20被维持在“H”。

在时刻t6，一旦时钟信号CLK从“H”下降到“L”，则和在时刻t1的动作相同的动作被进行。而且，由于时钟信号CLK的上升和下降，上述动作被反复进行。

如上那样，该实施例1的半导体集成电路，含有积分部30、40，在时钟信号CLK的上升定时，开始积分动作、仅在预定时间使内部时钟CKI变为“H”，所以在时钟信号CLK上升时即使产生由内部动作引起的急剧的基板电位波动，也能够供给无噪声的稳定的内部时钟CKI。另外，因为含有积分部60，用于在内部时钟信号CKI的下降定时，开始积分动作、仅在预定时间屏蔽时钟信号CLK的输入，所以在内部时钟信号CKI下降时即使产生由内部动作引起的急剧的基板电位波动，也能够供给无噪声的稳定的内部时钟CKI。

而且，积分部30、40、60的积分电路，因为由电阻和电容器构成，所以其优点是很少发生由温度和电源电压引起的时间常数的变化。

再者，本发明不限于上述实施例1，可以有种种变形。作为该变形例，例如有下面的情况。

(1)在此虽然级联连接了积分部30、40，但可以代替积分部40，设置用于倒相积分部30的输出信号的倒相器。另外，也可以通过级联连接3个或更多的积分部来组成。

(2)在内部时钟CKI下降时的噪声不成为问题的情况下，可以省略积分部60。

实施例2

图4是表示本发明的实施例2的时钟电路的结构图，在和图1中的要素相同的要素上附相同的标号。

该时钟电路用于代替图1中的时钟电路，代替积分部30、40、60，设置可以通过熔丝的切断来改变时间常数的积分部30A、40A、60A，并且，设置有对应于模信号MOD来切换信号S80和信号S70，作为内部时钟CKI而供给的选择器90。

积分部30A，把积分部30的电阻33分为2个电阻33a、33b，增加了用于短路一方的电阻33b的NMOS39a、和用于开/关该NMOS39a的电阻39b以及熔丝39c。即，电阻33b的两端连接NMOS39a的源极和漏极，在该NMOS39a的栅上连接着上拉电阻39b和下拉熔丝39c。于是，通过切断熔丝39c使NMOS39a导通，使电阻33b短路。

积分部40A也是把积分部40的电阻43分为2个电阻43a、43b，增加了用于短路一方的电阻43b的NMOS49a、和用于开/关该NMOS49a的电阻49b以及熔丝49c。积分部60A也是同样地把积分部60的电阻63分为2个电阻63a、63b，增加了用于短路一方的电阻63b的NMOS69a、和用于开/关该NMOS69a的电阻69b以及熔丝69c。其其他结构和图1相同。

下面，说明图3的时钟电路的内部时钟的调整方法。

在试验装置上安置熔丝39c、49c、69c未切断状态的基板。因为熔丝39c、49c、69c未切断，所以NMOS39a、49a、69a的栅成为“L”，这些NMOS39a、49a、69a成为关状态，各积分部30A、40A、60A的时间常数被设定为较大一方的值。

首先，由试验装置对于选择器90给予指定通常动作的模信号MOD，同时，对数据输入部1和缓冲器部10给予试验用输入信号IN和时钟信号CLK，测定由数据输出部1输出的输出信号OUT的定时。由此，在实施例1中说明过的内部时钟CKI被生成，被供给数据输入部1、数据处理部2以及数据输出部3，和该内部时钟CKI同步地输出输出信号OUT。

其次，通过模信号指定试验动作。依此，信号S70作为内部时钟CKI，被供给数据输入部1、数据处理部2以及数据输出部3，输出和该信号S70同步的输出信号OUT。

信号S70上升的定时，如图3所示那样，从时钟信号CLK的上升的定时，仅延迟积分部30A、40A、60A的延迟时间的合计，所以通过比较在通常动作的输出信号OUT的定时和在试验动作的输出信号的定时，能测定积分部30A、40A、60A的延迟时间的合计。

另外，逐一切断积分部30A、40A、60A的熔丝39c、49c、69c来进行同样的试验，测定各熔丝39c、49c、69c的切断/未切断的延迟时间的合计，制作表示由于各个熔丝39c、49c、69c的切断而产生的延迟时间的缩短量的数据。

其后，在试验装置上安置熔丝39c、49c、69c未切断的产品用的基板，通过模信号MOD指定试验动作。而且，给予数据输入部1和缓冲器部10试验用的输入信号IN和时钟信号CLK，测定由数据输出部1输出的输出信号OUT的定时。以此，能够对于每个试验对象的半导体集成电路求得其积分部30A、40A、60A的延迟时间的合计。

而且，基于和预定的最佳延迟时间的差，来决定应该切断的熔丝，切断该熔丝。因此，能将积分部30A、40A、60A的延迟时间设定为最佳的值。

如上所述，该实施例2的时钟电路，因为含有能够通过熔丝的切断来调整时间常数的积分部30A、40A、60A，所以能够调整内部时钟CKI的定时。而且，包含根据模信号MOD、将仅延迟了积分部30A、40A、60A的延迟时间的合计的信号S70作为内部时钟来供给的选择器90，因此，只要监视输出信号OUT就能测定延迟时间，从而能设定最佳的内部时钟CKI的定时。

再者，本发明不限于上述实施例2，可以有种种变形。作为该变形的例子，例如有如下的情况：

(1)用于短路各积分部的电阻的电路不限定于例示的情况。

(2)以熔丝一旦切断就不能再连接的情况为前提做了说明，但也可以通过激光检修装置任意进行切断/连接。

(3)也可以构成为，不设多个积分部，而是能够在一个积分部从多个时间常数中选择任意一个时间常数。

(4)在产品试验时，如果是能使用从基板上的信号直接测定延迟时间的试验装置的环境，则不需要选择器90。

Claims

1.一种半导体集成电路，其特征在于，

包含：输入缓冲器，读入并倒相由外部给予的时钟信号；第1门，倒相屏蔽信号和上述输入缓冲器的输出信号的逻辑积；积分部，在上述第1门的输出信号上升了时，以预定的时间常数积分该输出信号，在达到了预定电平时下降延迟时钟，在该第1门的输出信号下降了时，立即上升该延迟时钟；第2门，把上述第1门的输出信号和上述延迟时钟的逻辑积倒相而作为上述屏蔽信号输出；以及输出缓冲器，把上述第2门的输出信号倒相，作为内部时钟输出。

2.一种半导体集成电路，其特征在于，

包含：输入缓冲器，读入并倒相由外部给予的时钟信号；第1门，倒相屏蔽信号和上述输入缓冲器的输出信号的逻辑积；第1积分部，在上述第1门的输出信号上升了时，以第1时间常数积分该输出信号，在达到了预定电平时下降延迟时钟，在该第1门的输出信号下降了时，立即上升该延迟时钟；第2门，倒相上述第1门的输出信号和上述延迟时钟的逻辑积；第2积分部，在上述第2门的输出信号上升了时，以第2时间常数积分该输出信号，在达到了预定电平时上升屏蔽延迟信号，在该第2门的输出信号下降了时，立即下降该屏蔽延迟信号；第3门，把上述第2门的输出信号和上述屏蔽延迟信号的逻辑积，作为上述屏蔽信号输出；以及输出缓冲器，倒相上述第2门的输出信号，作为内部时钟输出。

3.根据权利要求2所述的半导体集成电路，其特征在于，

所述第1和第2积分部分别包含：P沟道MOS晶体管，连接在电源电位和第1节点之间，通过前级门的输出信号控制导通状态；电阻，连接在所述第1节点和第2节点之间；N沟道MOS晶体管，连接在所述第2节点和接地电位之间，和上述P沟道MOS晶体管被同样的信号控制导通状态；第1以及第2电容器，分别连接在所述第1节点和电源电位以及接地电位之间；以及倒相器，倒相输出所述第1节点的信号。

4.根据权利要求3所述的半导体集成电路，其特征在于，设置有晶体管，该晶体管由串联连接了所述电阻的第1以及第2电阻元件构成，按照由熔丝电路给予的信号短路该第2电阻元件。

5.根据权利要求4所述的半导体集成电路，其特征在于，设置有选择器，该选择器按照由外部给予的模信号，选择所述输出缓冲器或所述第3门的输出信号，并作为所述内部时钟输出。