CN101039108B - 延迟同步电路及半导体集成电路器件 - Google Patents

延迟同步电路及半导体集成电路器件 Download PDF

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Abstract

本发明提供一种在延迟同步电路中，能够不会发生稳态相位误差地避免延迟同步环路的误动作的技术。在延迟同步电路中，除了设有延迟同步环路(1)之外，还设有控制电路(2)，在延迟同步环路(1)的相位比较中，从控制电路(2)对延迟同步环路(1)输出控制信号(S)，以使基准信号(Fr)和输出信号(Fo)的相位比较的对应关系错开设定周期的量。

Description

延迟同步电路及半导体集成电路器件
技术领域
本发明涉及延迟同步电路及使用该延迟同步电路的半导体集成电路器件，尤其涉及避免延迟同步电路的误动作的技术。
背景技术
作为本发明人所研究的技术，例如在延迟同步电路中，可考虑以下的技术。
一般在半导体集成电路器件中，为了使作为基准信号的振荡器的输出信号和处理数据的逻辑电路的动作时钟同步，安装有延迟同步电路(DLL)。另外，近年来，随着半导体集成电路器件的高速化，在上述延迟同步电路(DLL)中使用非专利文献1所记载的能够输出输入信号频率的倍增时钟的边沿合成器型(edge combiner)DLL，以使逻辑电路的动作时钟高速化。
众所周知，为了使该DLL完成所希望的动作而在DLL环路内采取措施。例如，专利文献1～4中公开了避免DLL误动作的技术。
在专利文献1中公开了这样的技术：在基准时钟与相位比较器的输入之间设置控制电路，由该控制电路对基准时钟的1时钟的量作时间标志(例如参照专利文献1的图3等)。
在专利文献2中公开了这样的技术：在基准时钟与相位比较器的输入之间设置比较器启动信号发生器，由该比较器启动信号发生器控制基准时钟的输入(例如参照专利文献2的图3等)。
在专利文献3中公开了这样的技术：在反馈信号与相位比较器的输入之间设置虚设的缓冲存储器，来调整与基准时钟输入的延迟时间的差(例如参照专利文献3的图63等)。
专利文献1：日本特开2005-311543号公报
专利文献2：日本特开2005-251370号公报
专利文献3：日本特开2001-056723号公报
专利文献4：日本特开2002-64371号公报
非专利文献1：George Chien及其他，“A 900-MHz LocalOscillator using a DLL-based Frequency Multiplier Technique for PCSApplication”，国际固态电子电路会议(ISSCC)，2000年，p.105
发明内容
然而，关于上述延迟同步电路的技术，本发明人所研究的结果明确如下。
图20和图21表示作为本发明的前提而研究的延迟同步环路的结构例。在图20和图21所示的延迟同步环路1中，输出信号(Fo)必须是基准信号(Fr)的1周期的延迟量。为此，必须使相位频率比较器(PFD)11中的基准信号(Fr)和输出信号(Fo)的相位比较的对应关系错开1周期的量。
图22表示延迟同步环路1的时序图。在延迟同步环路1中，基准信号(Fr)的第2时钟的上升沿(b)和输出信号(Fo)的第1时钟的上升沿(c)必须为相位比较的对应关系。但是，若基准信号(Fr)的第1时钟的上升沿(a)和输出信号(Fo)的第1时钟的上升沿(c)为相位比较的对应关系时，本来必须是Dn信号的脉冲宽度大于Up信号的脉冲宽度，却由于输出信号(Fo)提前而导致Up信号的脉冲宽度变大，由此引起了误动作。
为了避免该误动作，采取图20(第1结构例)及图21(第2结构例)所示的对策。
图20所示的第1结构例的延迟同步环路1，由相位频率比较器(PFD)11、供给泵(CP)12、环路滤波器(LF)13、电压控制延迟线(VCDL)14、以及控制电路(CNT)2构成。
通过夹设在基准信号(Fr)与相位频率比较器11之间的控制电路2，对输入信号(Fr)的第1时钟的脉冲作时间标志而生成校正后的基准信号(Fr′)，对校正后的基准信号(Fr′)与输出信号(Fo)进行相位比较，由此避免延迟同步环路的误动作。
在图23表示图20所示的第1结构例的动作例。由控制电路2将输入信号(Fr)转换成校正后的基准信号(Fr′)。通过相位频率比较器11比较校正后的基准信号(Fr′)和输出信号(Fo)，使基准信号(Fr)的第2时钟的上升沿(b)与输出信号(Fo)的第1时钟的上升沿(c)成为相位比较的对应关系。
然而，在基准信号(Fr)和校正后的基准信号(Fr′)之间加上了在控制电路2产生的延迟。该控制电路2的延迟对延迟同步环路来说成为稳态相位误差，有不能生成所希望的频率等的不能进行正确的时钟动作的问题。
图21所示的第2结构例的延迟同步环路1，由相位频率比较器(PFD)11、供给泵(CP)12、环路滤波器(LF)13、电压控制延迟线(VCDL)14、控制电路(CNT)2、以及控制电路(CNT)3构成。并且，在基准信号(Fr)与相位频率比较器11之间夹设控制电路(CNT)2，在输出信号(Fo)与相位频率比较器11之间夹设控制电路(CNT)3。
图24表示图21所示的第2结构例的动作例。在第2结构例中，为了避免在第1结构例中成为问题的由基准信号(Fr)和校正后的基准信号(Fr′)之间的延迟而引起的稳态相位误差，增加了控制电路(CNT)3。并且，采取了如下对策：使在输出信号(Fo)和校正后的输出信号(Fo′)之间产生与控制电路基准信号(Fr)和校正后的基准信号(Fr′)之间的延迟相等时间的延迟。
但是，在控制电路(CNT)2中，在基准信号(Fr)和校正后的基准信号(Fr′)之间对基准信号(Fr)的最初的1时钟作时间标志，从第2时钟起进行动作，输出基准信号(Fr)。另一方面，控制电路(CNT)3进行动作，将延迟了某固定时间的输出信号(Fo)的信号作为校正后的输出信号(Fo′)进行输出。
因此，控制电路(CNT)2和控制电路(CNT)3进行不同的动作，所以电路结构不同。其结果，控制电路(CNT)2和控制电路(CNT)3的延迟时间不完全一致，控制电路(CNT)2和控制电路(CNT)3的延迟时间的差看作为延迟同步环路1的稳态相位误差。
因此，本发明的目的在于提供一种能够在延迟同步电路中，不发生稳态相位误差地避免延迟同步环路的误动作的技术。
本发明的上述的及其他的目的和新特征，将根据本说明书的记述及附图而得以明确。
如下简单地说明本申请所公开的发明之中代表性方案的概要。
即，本发明的延迟同步电路及半导体集成电路器件，除包括延迟同步环路之外，还包括控制电路，在延迟同步环路的相位比较中，从上述控制电路对上述延迟同步环路输出控制信号，以使基准信号(Fr)和输出信号(Fo)的相位比较的对应关系错开设定周期的量。
具体而言，本发明的延迟同步环路，包括相位比较器和延迟线，该延迟线根据上述相位比较器的输出而改变施加在基准信号上的延迟时间，将延迟后的基准信号作为输出信号输出，并且将上述输出信号作为反馈信号而施加到上述相位比较器，对上述相位比较器输入上述基准信号、来自上述延迟线的上述反馈信号、控制上述相位比较器进行的上述基准信号和上述反馈信号的相位比较动作的开始时刻的控制信号，输入到上述延迟线的上述基准信号的时序与输入到上述相位比较器的上述基准信号的时序大致相同。
根据本发明，能够避免延迟同步环路的误动作。
附图说明
图1是表示本发明实施方式1的延迟同步电路的结构例的框图。
图2是表示在图1的延迟同步电路中使用的控制电路的第1结构例的框图。
图3是表示使用了图2的控制电路的第1结构例的延迟同步电路的动作的时序图。
图4是表示在图1的延迟同步电路中使用的控制电路的第2结构例的框图。
图5是表示使用了图4的控制电路的第2结构例的延迟同步电路的动作的时序图。
图6是表示在图4的控制电路的第2结构例中使用的脉冲发生器的结构例的框图。
图7是表示本发明实施方式2的延迟同步电路的结构例的框图。
图8是表示本发明实施方式3的延迟同步电路的结构例的框图。
图9是表示在图7、图8的延迟同步电路中使用的控制电路的结构例的框图。
图10是表示使用了图9的控制电路的延迟同步电路的动作的时序图。
图11是表示本发明实施方式4的延迟同步电路的结构例的框图。
图12是表示在图11的延迟同步电路中使用的控制电路的结构例的框图。
图13是表示使用了图12的控制电路的延迟同步电路的动作的时序图。
图14是表示在图12的延迟同步电路中使用的控制电路的结构例的框图。
图15是表示在图1、图7、图11记载的延迟同步电路中使用的延迟同步环路的第1结构例的框图。
图16是表示在图1、图7、图11记载的延迟同步电路中使用的延迟同步环路的第2结构例的框图。
图17是表示在图1、图7、图11记载的延迟同步电路中使用的延迟同步环路的第3结构例的框图。
图18是表示在图15、图16、图17记载的延迟同步环路中使用的相位频率比较器的第1结构例的框图。
图19是表示在图15、图16、图17记载的延迟同步环路中使用的相位频率比较器的第2结构例的框图。
图20是表示作为本发明的前提而研究的延迟同步环路的第1结构例的框图。
图21是表示作为本发明的前提而研究的延迟同步环路的第2结构例的框图。
图22是用于说明延迟同步环路的谐波时钟(harmony clock)的时序图。
图23是表示作为本发明的前提而研究的延迟同步环路的第1结构例的动作的时序图。
图24是表示作为本发明的前提而研究的延迟同步环路的第2结构例的动作的时序图。
图25是表示本发明实施方式5的半导体集成电路器件的结构的框图。
图26是表示作为图25记载的半导体集成电路器件的应用例的USB无线电收发机的结构例的框图。
图27是表示作为图25记载的半导体集成电路器件的应用例的DVD驱动器用LSI的结构例的框图。
图28是表示图6的脉冲发生器的动作的时序图。
具体实施方式
以下，根据附图详细说明本发明的实施方式。在用于说明实施方式的所有附图中，原则上对相同部件标注相同的附图标记，省略其反复说明。
(实施方式1)
图1表示本发明实施方式1的延迟同步电路的结构。
实施方式1的延迟同步电路，至少具有相位比较器11和延迟线14，该延迟线14根据相位比较器11的输出而改变施加到基准信号上的延迟时间，将延迟后的基准信号作为输出信号输出，并且将该输出信号作为反馈信号施加到相位比较器11。相位比较器11中输入基准信号(Fr)、来自延迟线14的反馈信号、控制相位比较器11进行基准信号(Fr)和反馈信号的相位比较动作的开始时刻的控制信号(S)。另外，输入到延迟线14的基准信号(Fr)的时序和输入到相位比较器11的基准信号(Fr)的时序大致相同。
更优选的是，延迟同步电路例如由具有相位比较器11和延迟线14的延迟同步环路(DL)1和控制电路(CNT)2等构成。
延迟同步环路(DL)1输入基准信号(Fr)和控制信号(S)，输出输出信号(Fo)。控制电路(CNT)2输入基准信号(Fr)，输出控制信号(S)。
图15表示图1所示的延迟同步环路(DL)1的结构例。
该延迟同步环路(DL)1由相位频率比较器(PFD)11、供给泵(CP)12、环路滤波器(LF)13、以及电压控制延迟线(VCDL)14等构成。
相位频率比较器11输入基准信号(Fr)、输出信号(Fo)、以及控制信号(S)，由控制信号(S)控制动作，比较基准信号(Fr)和输出信号(Fo)的相位和频率，将该比较信号输出到供给泵12。供给泵12将与比较信号对应的脉冲信号输出到环路滤波器13。环路滤波器13将脉冲信号转换为模拟信号，输出到电压控制延迟线14。电压控制延迟线14输入来自环路滤波器13的模拟信号和基准信号(Fr)，输出使基准信号延迟了由模拟信号控制的延迟时间的信号作为输出信号(Fo)。
延迟同步环路1将比基准信号(Fr)延迟了1时钟的信号作为输出信号(Fo)输出。为此，在时钟初始的状态下，相位频率比较器11必须对基准信号(Fr)的第2时钟和输出信号(Fo)的第1时钟的相位进行比较。为了实现该动作，在本实施方式1中，控制信号(S)输入到相位频率比较器11。
另外，后述的图17所示的边沿合成延迟同步环路也是可适用于本实施方式1的延迟同步环路。关于边沿合成延迟同步环路的动作的详细情况，在后述的实施方式3中说明。
图18表示图15所示的相位频率比较器11的第1结构例。关于相位频率比较器的相位比较动作，请参照上述专利文献4(日本特开2002-64371号公报)。图18所示的相位频率比较器11能够用控制信号(S)关断基准信号(Fr)。
图3表示图15的延迟同步环路1和图18的相位频率比较器11的动作时序图。
假设基准信号(Fr)为图3所示的波形。此时，输出信号(Fo)为图3所示的波形。此时，相位频率比较器11必须对基准信号的第2时钟的上升沿和输出信号的第1时钟的上升沿进行相位比较。为此，在相位频率比较器11，根据控制信号(S)对基准信号(Fr)的第1时钟的上升沿作时间标志而生成校正后的基准信号(Fr′)，根据校正后的基准信号(Fr′)和输出信号(Fo)进行相位比较，由此实现对基准信号的第2时钟的上升沿和输出信号的第1时钟的上升沿进行相位比较的动作。在图18中，通过对NAND门111输入基准信号(Fr)和控制信号(S)，实现上述动作。在图18，控制信号(S)为低电平时，校正后的输出信号(Fr′)与基准信号(Fr)的状态无关地输出低电平，该校正后的输出信号(Fr′)为NAND门111输出信号的反转信号。另一方面，控制信号(S)为高电平时，校正后的输出信号(Fr′)输出与基准信号(Fr)同相的信号，校正后的输出信号(Fr′)为NAND门111输出信号的反转信号。在图18中为了反转NAND门111的输出信号而插入有反相器11d，但反相器11d未必是必须的。由于校正后的基准信号(Fr′)是加上了NAND门111和反相器11d的延迟，所以需要在输出信号(Fo)也加上相同的延迟来避免稳态相位误差。为此，存在NAND门112和反相器11e。
接着，根据图2说明生成控制信号(S)的控制电路2。图2表示图1所示的控制电路(CNT)2的第1结构例。
该控制电路(CNT)2具有计数器(COUNT)23，输入基准信号(Fr)，按预先设定的计数值对基准信号(Fr)进行计数，在达到预定的计数值之前，控制信号(S)输出低电平，当达到了预定的计数值时，控制信号(S)输出高电平。图3所示的顺序例是控制电路2对基准信号(Fr)计数1次并改变控制信号(S)的极性时的动作例。计数器23设定为初始状态输出低电平作为控制信号(S)，检测基准信号(Fr)的下降沿并对计数值进行计数，在计数值达到1之前，控制信号(S)输出低电平，当计数值成为1后，控制信号(S)输出高电平。控制信号(S)一旦进入输出高电平的动作，计数器23就保持相同状态。另外，预先设定的计数值不限于1，也可以是2以上。
除了具有延迟同步环路1的环路之外，还具有进行上述动作的控制电路2，从而能够不产生稳态相位误差地避免延迟同步环路的谐波时钟。
图19表示图15所示的相位频率比较器(PFD)11的第2结构例。关于相位频率比较器的动作的详细情况，请参照上述专利文献4(日本特开2002-64371号公报)。
图19的相位频率比较器是对基准信号(Fr)和输出信号(Fo)的上升沿进行相位比较，将比较结果作为Up、Dn输出的电路，是能够由控制信号(S)对相位比较动作进行复位的相位频率比较器。
图4表示图1所示的控制电路(CNT)2的第2结构例。图4所示的控制电路2具有脉冲发生器(SHOT)24，输入基准信号(Fr)，当检测到基准信号(Fr)的最初的上升沿时，将脉冲信号作为控制信号(S)输出，其后进行保持恒定值的动作。
图6表示图4所示的脉冲发生器(SHOT)24的结构例。图6所示的脉冲发生器(SHOT)24由待机时序电路(SEQ)247、NOR门241、243、NAND门244、D触发器(DFF)245、反相器242、246等构成。图6的脉冲发生器24在从待机时序电路247输出的等待信号(ST)为低电平时进行动作，在等待信号(ST)为高电平时不进行动作。
图28表示图6所示的脉冲发生器(SHOT)24的动作时序图。在图6的脉冲发生器(SHOT)24中，等待信号(ST)为高电平时，NOR门241的输出信号(CLKB)为低电平，D触发器(DFF)245的输出信号(Q)为低电平，反转输出信号(QB)为高电平。为此，NAND门244的输出信号(D)为低电平，NOR门243的输出信号(SB)为高电平，控制信号(S)为低电平。
接着，使等待信号(ST)从高电平跃迁为低电平。此时，如图28所示，例如使基准信号(Fr)为低电平时，NOR门241的输出信号(CLKB)为高电平，反相器246的输出信号(CLK)为低电平。根据这些信号的跃迁，NOR门243的输出信号(SB)从高电平跃迁为低电平，NAND244的输出信号(D)从低电平跃迁为高电平，控制信号(S)从低电平跃迁为高电平。
接着，基准信号(Fr)从低电平跃迁为高电平。此时，信号(CLKB)从高电平跃迁为低电平。由于信号(Q)保持低电平不变，所以信号(SB)从低电平跃迁为高电平，控制信号(S)从高电平跃迁为低电平。另外，信号(QB)保持高电平不变，所以信号(D)从高电平跃迁为低电平。
另一方面，信号(CLK)从低电平跃迁为高电平。D触发器(DFF)245进行动作，以保持信号(CLK)从低电平跃迁为高电平时的信号(D)的状态。信号(CLK)从低电平跃迁为高电平时，信号(D)还保持高电平不变。这是由于反相器246的延迟时间比NOR门243和NAND门244的合计的延迟时间短。此时，信号(Q)输出高电平，信号(QB)输出低电平。但是，D触发器(DFF)245的电路延迟大于其他的电路延迟，信号(Q)从低电平到高电平的跃迁时间及信号(QB)从高电平到低电平的跃迁时间比信号(CLK)从低电平到高电平的跃迁时间延迟了D触发器(DFF)245的延迟时间的量。此时，在NOR门243，由于信号(CLKB)跃迁为低电平的时间与信号(Q)从低电平跃迁为高电平的时间错开，所以信号(SB)生成将信号(CLKB)从高电平跃迁为低电平的跃迁时间与信号(Q)从低电平跃迁为高电平的跃迁时间的时间差作为脉冲宽度的脉冲信号。为此，控制信号(S)输出脉冲信号。另一方面，信号(D)也生成脉冲信号。
接着，当基准信号(Fr)从高电平跃迁为低电平时，信号(CLKB)从低电平跃迁为高电平，信号(CLK)从高电平跃迁为低电平，由于信号(Q)为高电平，所以信号(SB)保持低电平不变，信号(S)保持高电平不变。并且，由于信号(QB)为低电平，所以信号(D)保持高电平不变。另外，由于D触发器(DFF)245在信号(CLK)的下降沿输出信号没有变化，因此信号(Q)、信号(QB)都不保持不变，即信号(Q)保持高电平、信号(QB)保持低电平。
接着，当基准信号(Fr)从低电平跃迁为高电平时，信号(CLKB)从高电平跃迁为低电平，信号(CLK)从低电平跃迁为高电平，由于信号(Q)为高电平，所以信号(SB)保持低电平不变，信号(S)保持高电平不变。并且，由于信号(QB)为低电平，所以信号(D)保持高电平不变。另外，由于D触发器(DFF)245在信号(CLK)的上升沿输出信号保持信号(D)，因此信号(Q)、信号(QB)都不保持不变，即信号(Q)保持高电平、信号(QB)保持低电平。
为此，以后即使基准信号(Fr)跃迁，控制信号(S)也持续输出高电平。图6记载的脉冲发生器24检测到基准信号(Fr)的最初的上升沿，输出一次短脉冲，其后生成持续保持高水平的控制信号(S)。
图5表示图6所述的电路的动作。等待信号(ST)为低电平时，以图5所示波形将基准信号(Fr)输入到脉冲发生器24。此时，脉冲发生器24初始状态使控制信号(S)为高电平。当检测到基准信号(Fr)的最初的上升沿时输出脉冲，其后，进行动作将控制信号(S)保持在高电平状态。
此时，图19所示的第2结构例的相位频率比较器11进行图5所示的动作。即，作为比较对象的信号，将基准信号(Fr)和输出信号(Fo)输入到相位频率比较器11。此时，基准信号(Fr)的第1时钟的上升沿和输出信号(Fo)的第1时钟的上升沿成为相位比较对象，通过输入控制信号(S)，当控制信号(S)输出脉冲后，相位频率比较器11的相位比较动作被复位一次。此时，对接收了控制信号(S)的脉冲之后的基准信号(Fr)和输出信号(Fo)的最初的上升沿进行相位比较。
进而，在图1所示的延迟同步环路(DL)1中，在初始状态，输出信号(Fo)的第1时钟的上升沿一定在比基准信号(Fr)的上升沿迟的时刻输出，因此若在图5所示的时刻输出控制信号(S)，则相位比较动作一定被复位，进行对基准信号(Fr)的第2时钟和输出信号(Fo)的第1时钟的相位比较的动作。
除了具有延迟同步环路(DL)1的环路之外，还具有进行上述动作的控制电路(CNT)2，由此能够不产生稳态相位误差地避免延迟同步环路的谐波时钟。
图16表示图1所示的延迟同步环路1的第2结构例。与图15所示的第1结构例的不同之处在于具有预充电器15(PC)。预充电器15输入控制信号(S)，将信号输出到环路滤波器13。由预充电器15对环路滤波器13进行预充电，由此可提高在延迟同步环路1的动作初始状态下的环路滤波器13的输出信号电平，缩短加锁时间。以下说明将图3所示的控制信号(S)输入到图16所示的第2结构例的延迟同步环路时的动作。
控制信号(S)为低电平时，预充电器15对环路滤波器13持续充电。此时，环路滤波器13的输出信号电平变高，如果控制信号(S)为低电平的时间足够长，则环路滤波器13的输出信号电平就上升到电源电压。当控制信号(S)从低电平变为高电平时，预充电器15不进行电荷充电。
通过进行这样的动作，图16所示的第2结构例的延迟同步环路可缩短加锁时间。
(实施方式2)
图7表示本发明实施方式2的延迟同步电路的结构。
本实施方式2的延迟同步电路例如由延迟同步环路(DL)1、和控制电路(CNT)2等构成。
延迟同步环路(DL)1输入基准信号(Fr)和控制信号(S)，输出输出信号(Fo)。控制电路2输入基准信号(Fr)和输出信号(Fo)，输出控制信号(S)。
图7所示的延迟同步环路1能够应用在上述实施例1说明的图15、图16、图17所述的延迟同步环路。在将图17所述的边沿合成延迟同步环路应用到本实施方式的情况下，通过将反馈信号(Fb)输出到控制电路2来实现应用。
图9表示图7所示的控制电路2的一个结构例。
图9所示的控制电路2具有异或逻辑电路(EXOR)2a和计数器(COUNT)23，异或逻辑电路(EXOR)2a输入基准信号(Fr)和输出信号(Fo)，将异或逻辑信号(EXO)输出到计数器23，计数器23按预先设定的计数值对异或逻辑信号(EXO)的下降沿进行计数，在达到预定的计数值之前，控制信号(S)输出低电平，当到达了预定的计数值时，控制信号(S)输出高电平。
图10表示将图9所示的控制电路2应用到图7所示延迟同步电路的动作例。图10所示的动作例是控制电路2对异或逻辑信号(EXO)的下降沿进行3次计数改变控制信号(S)的极性时的动作例。
取基准信号(Fr)和输出信号(Fo)为如图10所示的波形。当该两信号输入到异或逻辑电路(EXOR)2a时，输出图10所示的异或逻辑信号(EXO)。
计数器23被设定为初始状态作为控制信号(S)输出低电平，检测异或逻辑信号(EXO)的下降沿并对计数值进行计数，在计数值成为3之前，作为控制信号(S)输出低电平，当计数值成为3时作为控制信号(S)输出高电平。控制信号(S)一旦进入输出高电平的动作，计数器23就保持相同状态。
除了具有延迟同步环路1的环路之外，还具有进行上述动作的控制电路2，由此能够不产生稳态相位误差地避免延迟同步环路的谐波时钟。
(实施方式3)
图8表示本发明实施方式3的延迟同步电路的结构例。本实施方式3是上述实施方式2的变形例。
本实施方式3的延迟同步电路例如由延迟同步环路(DL)1和控制电路(CNT)2等构成。
延迟同步环路(DL)1输入基准信号(Fr)和控制信号(S)，输出反馈信号(Fb)和输出信号(Fo)。控制电路2输入基准信号(Fr)和反馈信号(Fb)，输出控制信号(S)。
图17表示图8所示的延迟同步环路1的结构例。
图17所示的延迟同步环路1由相位频率比较器(PFD)11、供给泵(CP)12、环路滤波器(LF)13、电压控制延迟线(VCDL)14、预充电器(PC)15、和边沿合成器(EC)16构成。
相位频率比较器11输入基准信号(Fr)、反馈信号(Fb)、和控制信号(S)，将基准信号(Fr)和反馈信号(Fb)的比较信号输出到供给泵12。供给泵12将与比较信号相对应的脉冲信号输出到环路滤波器13。环路滤波器13将脉冲信号转换为模拟信号，输出到电压控制延迟线14。电压控制延迟线14输入基准信号和模拟信号，输出使基准信号的相位延迟了由模拟信号控制的延迟时间的各相位的信号。
图17输出了4种相位的信号。将相对基准信号相位最延迟的信号作为反馈信号(Fb)输入到相位频率比较器11。另一方面，电压控制延迟线14的各相位的输出信号输入到边沿合成器16(EC)。边沿合成器将相位不同的各信号加起来生成具有基准信号(Fr)的常数倍频率的输出信号(Fo)。
图8所示的控制电路2可应用上述图9所示的控制电路。本实施方式3的详细动作与上述实施方式1和实施方式2相同，因此省略。
根据本实施方式3，能够取得与上述实施方式1和实施方式2相同的效果。
(实施方式4)
图11表示本发明实施方式4的延迟同步电路的结构。
本实施方式4的延迟同步电路例如由延迟同步环路(DL)1和控制电路(CNT)2等构成。
延迟同步环路(DL)1输入基准信号(Fr)、控制信号(S)、和等待信号(ST)，输出输出信号(Fo)。控制电路2输入基准信号(Fr)、反馈信号(Fb)、和等待信号(ST)，输出控制信号(S)。
等待信号(ST)是规定延迟同步环路1的动作状态的信号，例如在等待信号(ST)为高电平时延迟同步环路1进行通常动作，在等待信号(ST)为低电平时延迟同步环路1进行等待动作。
图12表示图11所示的控制电路2的结构例。另外，图14表示图12所示的延迟电路21的结构。
图12所示的控制电路2具有延迟电路(DELAY)21和微调部(TRIM)22，输入有等待信号(ST)和微调信号(T)的延迟电路21，作为控制信号(S)输出使等待信号(ST)延迟了由微调信号(T)设定的延迟时间的信号。
图13表示使用了图12所示的控制电路2的、图11所示的延迟同步电路的动作例。
等待信号(ST)为低电平时，基准信号(Fr)不为时钟信号，而为恒定信号。当等待信号(ST)为高电平时，基准信号(Fr)为时钟信号而输入到延迟同步环路1。另外，等待信号(ST)也被输入到控制电路2，在控制电路中延迟等待信号(ST)的上升沿，使延迟等待信号(ST)的上升沿在基准信号(Fr)的最初的下降沿与第2上升沿之间到来，作为控制信号(S)输出到延迟同步环路。该延迟时间由微调信号(T)控制。输入了控制信号(S)的延迟同步环路1能够如图13所示地进行正常动作。
(实施方式5)
本发明实施方式5的半导体集成电路器件，是将上述实施方式1～4的延迟同步电路应用到半导体集成电路器件而得到的。
图25表示本发明实施方式5的半导体集成电路器件(LSI)的结构。
本实施方式5的半导体集成电路器件(LSI)6例如由逻辑电路(LOGC)61和延迟同步电路(DLL)10等构成。
从外装于半导体集成电路器件6的振荡器5将基准信号(Fr)输入到延迟同步电路10。延迟同步电路10是上述实施方式1～4所述的延迟同步电路，生成与基准信号(Fr)同步的输出信号(Fo)，输出到逻辑电路61。逻辑电路61是进行数据运算处理的电路，以由延迟同步电路10生成的输出信号(Fo)为动作时钟进行动作。
当使用作为本发明的前提而研究的图20、图21所述的延迟同步电路时，在延迟同步电路发生的稳态相位误差对输入信号(Fo)而言成为抖动(jitter)，使逻辑电路61的动作范围变窄。
另外，随着近年来半导体集成电路器件的高速化而使确定逻辑电路61的动作速度的延迟同步电路的输出信号(Fo)高速化，在该延迟同步电路发生的稳态相位误差也成为引起逻辑电路61的动作不良的原因。
并且，在该延迟同步电路使用边沿合成式延迟同步电路生成具有基准信号(Fr)的倍增频率的输出信号(Fo)而使逻辑电路61高速动作的半导体集成电路器件中，由于该延迟同步电路的稳态相位误差的原因，有可能发生输出信号(Fo)不是所希望的频率，逻辑电路61不能动作的问题。
因此，如图25所示，通过使用上述实施方式1～4的延迟同步电路10，就能够不发生稳态相位误差地生成输出信号(Fo)，由此能够不发生逻辑电路61的动作不良地使半导体集成电路器件6正常动作。
接着，作为本实施方式5的半导体集成电路器件的应用例，说明将上述实施方式1～4的延迟同步电路应用到信号收发装置和片上系统(system onchip)的例子。
图26表示使用了上述实施方式1～4的延迟同步电路的USB无线电收发机的结构。
本实施方式5的半导体集成电路器件(LSI)6例如是USB无线电收发机的物理层(PHY)，由逻辑电路(LOGIC)61和延迟同步电路(DLL)10等构成，该逻辑电路(LOGIC)61由模拟前端(AFE)31、编码器(ENC)32、串并行转换器(DES)33、时钟数据恢复(CDR)34、35、多路复用器(MUX)36、解码器(DEC)37、并串行转换器(SER)38等构成，从链接层(LINK)4输出的发送信号(TX)由该串并行转换器33从并行信号转换成串行信号，由编码器32进行信号处理，通过模拟前端31从USB电缆输出。输出时，根据USB无线电收发机的模式选择高速模式(HS)、全速模式(FS)这两系统的路径。另一方面，若是在高速模式下(HS)，从USB电缆接收到的信号通过模拟前端31将数据输出到时钟数据恢复34，若是在全速模式下(FS)，将数据输出到时钟数据恢复35。各时钟数据恢复34、35以延迟同步电路(DLL)10的输出信号作为时钟信号接收，使数据和时钟信号同步，并将信号输出到多路复用器36，其中，该延迟同步电路(DLL)10接收来自振荡器5的输出信号(Fr)而生成信号。多路复用器36对解码器37输出所选择的信号，解码器37进行信号处理，对并串行转换器38输出信号。并串行转换器38将串行数据转换成并行数据输出到链接层4。
在该半导体集成电路器件(USB物理层)6中，生成时钟数据恢复的时钟的延迟同步电路优选为上述实施方式1～4所述的延迟同步电路。
图27表示使用了上述实施方式1～4的延迟同步电路的DVD驱动器用LSI的结构。
本实施方式5的半导体集成电路器件(LSI)6例如为DVD驱动器用LSI，具有记录再现部的逻辑电路(LOGIC)61和收发部(ATAPI)62，从主机(HOST)9输出的发送信号(TX)通过信号收发部62输入到逻辑电路61内的逻辑电路611。由逻辑电路611将进行了信号处理的发送信号通过拾取器(Pick-up)8写入介质7。在此，逻辑电路611以延迟同步电路10生成的时钟为动作时钟进行动作。该延迟同步电路10进行动作，输入振荡器5的输出信号(Fr)而生成所希望的信号，优选为上述实施方式1～4所述的延迟同步电路。
以上，根据该实施方式具体地说明了本发明人所作出的发明，无需赘言，本发明不限于上述实施方式，在不脱离其主旨的范围内可以进行各种变更。
根据上述各实施方式，可达到如下效果：(1)能够避免延迟同步环路的误动作；(2)能够在相同时刻将基准信号(Fr)输入到相位比较器和延迟线；(3)能够不发生稳态相位误差地得到所希望的输出信号。
本发明的上述各实施方式有效适用于半导体装置、电子设备等。

Claims (20)

1.一种延迟同步电路，其特征在于，包括：
相位比较器；以及
延迟线，根据上述相位比较器的输出来改变施加给基准信号的延迟时间，将延迟后的基准信号作为输出信号输出，并且将上述输出信号作为反馈信号施加给上述相位比较器，
对上述相位比较器输入上述基准信号、来自上述延迟线的上述反馈信号、控制上述相位比较器进行的上述基准信号和上述反馈信号的相位比较动作的开始时刻的控制信号，
输入到上述延迟线的上述基准信号的时序与输入到上述相位比较器的上述基准信号的时序大致相同。
2.根据权利要求1所述的延迟同步电路，其特征在于：
上述控制电路是输入上述基准信号，输出上述控制信号的电路。
3.根据权利要求2所述的延迟同步电路，其特征在于：
上述控制电路包括计数器，
由上述计数器对上述基准信号的边沿进行计数，在上述计数器的计数值达到设定值之前，作为上述控制信号输出上述相位比较器不进行动作的设定信号，在上述计数器的计数值达到了上述设定值之后，作为上述控制信号输出上述相位比较器进行动作的设定信号。
4.根据权利要求2所述的延迟同步电路，其特征在于：
上述控制电路包括脉冲发生器，
当检测到上述基准信号的最初的上升沿时，由上述脉冲发生器生成脉冲，作为上述控制信号输出上述脉冲，
由上述脉冲使上述相位比较器的动作复位，其后作为上述控制信号输出上述相位比较器进行动作的设定信号。
5.根据权利要求2所述的延迟同步电路，其特征在于：
上述控制电路还输入有上述反馈信号。
6.一种延迟同步电路，其特征在于，包括：
延迟同步环路；以及
控制电路，输出对上述延迟同步环路的动作进行控制的控制信号，
上述延迟同步环路输入基准信号和上述控制信号，输出输出信号，
上述控制电路是输入上述基准信号，输出上述控制信号的电路。
7.根据权利要求6所述的延迟同步电路，其特征在于：
上述控制电路包括计数器，
由上述计数器对上述基准信号的边沿进行计数，在上述计数器的计数值达到设定值之前，作为上述控制信号输出上述延迟同步环路不进行动作的设定信号，在上述计数器的计数值达到了上述设定值之后，作为上述控制信号输出上述延迟同步环路进行动作的设定信号。
8.根据权利要求6所述的延迟同步电路，其特征在于：
上述控制电路包括脉冲发生器，
当检测到上述基准信号的最初的上升沿时，由上述脉冲发生器生成脉冲，作为上述控制信号输出上述脉冲，
由上述脉冲使上述延迟同步环路的动作复位，其后作为上述控制信号输出上述延迟同步环路进行动作的设定信号。
9.根据权利要求6所述的延迟同步电路，其特征在于：
上述控制电路还输入有上述输出信号。
10.根据权利要求6所述的延迟同步电路，其特征在于：
上述延迟同步环路还输出反馈信号，上述反馈信号输入到上述控制电路。
11.根据权利要求9所述的延迟同步电路，其特征在于：
上述控制电路包括异或逻辑电路和计数器，
上述异或逻辑电路输入上述基准信号和上述输出信号，上述异或逻辑电路的输出被输入到上述计数器，
由上述计数器对上述异或逻辑电路的输出进行计数，在上述计数器的计数值达到设定值之前，作为上述控制信号输出上述延迟同步环路不进行动作的设定信号，在上述计数器的计数值达到了上述设定值之后，作为上述控制信号输出上述延迟同步环路进行动作的设定信号。
12.根据权利要求10所述的延迟同步电路，其特征在于：
上述控制电路包括异或逻辑电路和计数器，
上述异或逻辑电路输入上述基准信号和上述反馈信号，上述异或逻辑电路的输出被输入到上述计数器，
由上述计数器对上述异或逻辑电路的输出进行计数，在上述计数器的计数值达到设定值之前，作为上述控制信号输出上述延迟同步环路不进行动作的设定信号，在上述计数器的计数值达到了上述设定值之后，作为上述控制信号输出上述延迟同步环路进行动作的设定信号。
13.根据权利要求6所述的延迟同步电路，其特征在于：
上述延迟同步环路还输入有等待信号，
上述控制电路还输入有上述等待信号。
14.根据权利要求13所述的延迟同步电路，其特征在于：
上述控制电路包括微调寄存器和延迟电路，
上述微调寄存器将微调信号输出到上述延迟电路，
上述延迟电路输入上述等待信号和上述微调信号，输出上述控制信号，
上述延迟电路将由上述微调信号使上述等待信号延迟了预定时间的信号作为上述控制信号输出。
15.根据权利要求6所述的延迟同步电路，其特征在于：
上述延迟同步环路包括相位比较器，
上述基准信号、上述输出信号、以及上述控制信号输入到上述相位比较器，
上述相位比较器根据上述控制信号比较上述基准信号和上述输出信号的相位。
16.一种半导体集成电路器件，其特征在于，包括：
延迟同步电路和逻辑电路，
上述延迟同步电路具有延迟同步环路、和输出对上述延迟同步环路的动作进行控制的控制信号的控制电路，
上述逻辑电路输入上述延迟同步电路的输出信号，
上述延迟同步环路输入基准信号和上述控制信号，输出输出信号，
上述控制电路是输入上述基准信号，输出上述控制信号的电路。
17.根据权利要求16所述的半导体集成电路器件，其特征在于：
上述控制电路包括计数器，
由上述计数器对上述基准信号的边沿进行计数，在上述计数器的计数值达到设定值之前，作为上述控制信号输出上述延迟同步环路不进行动作的设定信号，在上述计数器的计数值达到了上述设定值之后，作为上述控制信号输出上述延迟同步环路进行动作的设定信号。
18.根据权利要求16所述的半导体集成电路器件，其特征在于：
上述控制电路包括脉冲发生器，
当检测到上述基准信号的最初的上升沿时，由上述脉冲发生器生成脉冲，作为上述控制信号输出上述脉冲，
由上述脉冲使上述延迟同步环路的动作复位，其后作为上述控制信号输出上述延迟同步环路进行动作的设定信号。
19.根据权利要求16所述的半导体集成电路器件，其特征在于：
上述控制电路还输入有上述输出信号。
20.根据权利要求16所述的半导体集成电路器件，其特征在于：
上述延迟同步环路还输出反馈信号，上述反馈信号输入到上述控制电路。
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