CN1200517C - 延迟锁相回路装置与时钟信号产生方法 - Google Patents

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Abstract

本发明涉及一种延迟锁相回路装置与时钟信号产生方法，其为接收一参考时钟信号而产生数个相位互异的输出时钟信号，该装置该包括：一受控延迟电路、一相位监测器以及一控制电路，而该方法包括下列步骤：接收一参考时钟信号；利用该受控延迟电路对该参考时钟信号进行一相位延迟处理，进而分别输出数个相位互异的输出时钟信号；该控制电路对应该参考时钟信号以及这些输出时钟信号中的一输出时钟信号间的相位关系而输出一调整信号；以及该受控延迟电路可对应该调整信号的变化而分别对这些相位互异的输出时钟信号进行程度不同的延迟时间长短变化。

Description

延迟锁相回路装置与时钟信号产生方法
技术领域
本发明为一种延迟锁相回路装置与时钟信号产生方法，尤指应用于核心逻辑电路芯片中的延迟锁相回路装置与时钟信号产生方法。
背景技术
在个人计算机架构中，除了中央处理单元外，影响数据处理效能最大的组件，莫过于核心逻辑芯片与内存模块。请参见图1(a)，其为一核心逻辑芯片10与一内存模块11相连接的功能方块示意图，在双倍数据传送速率(DDR)的规格下，当核心逻辑芯片10要将一笔并列数据传送至内存模块11时，核心逻辑芯片10需要将一选通信号(strobe)而与一并列数据信号(TX_D)一并传送至芯片外的内存模块11，进而提供该内存模块11读取数据时运用，相关信号的理想波形请参见图1(b)的所示。此理想波形为在并列数据信号(TX_D)每个数据位的中间位置，形成选通信号(strobe)上升沿(rising edge)或下降沿(falling edge)，以确保准确的数据传输。
由于形成上述并列数据信号(TX_D)通常需要四个相位两两相差90度的输出时钟信号(见图2(a)所示的P0、P1、P2、P3)，因此通常要利用如图2(b)所示的延迟锁相回路装置(Delay-Locked Loop，DLL)来产生出所需的四个输出时钟信号，其主要是接收一参考时钟信号CLK并送入一受控延迟电路21中进行相位延迟处理。该受控延迟电路21是由四个受控延迟线(delayline)211、212、213、214所连接而成，而每个受控延迟线主要分别由数个延迟单元(delay unit)(图中未示出)所构成。而参考时钟信号CLK经过四个受控延迟线211、212、213、214的作用后，便可产生P0、P1、P2、P3等四个相位两两相差90度的输出时钟信号，而为能保持与参考时钟信号CLK同相(inphase)的状态，输出时钟信号P0与参考时钟信号CLK同时被输入至一相位监测器22(phase detector)进行监测，当该相位监测器22监测到该参考时钟信号CLK的相位早于该输出时钟信号P0时便输出一向下计数调整信号，而当该参考时钟信号CLK的相位晚于该输出时钟信号P0时则输出一向上计数调整信号。而该调整信号被传送至控制电路23，该控制电路23便可对应该调整信号而发出一计数值CNT至每个受控延迟线211、212、213、214，而该计数值CNT代表这些受控延迟线中延迟单元被运用的数目n。换言之，计数值CNT控制每个受控延迟线的延迟时间长短，因此，当相位监测器22监测到该参考时钟信号CLK的相位早于该输出时钟信号P0时，便代表该受控延迟电路21所提供的延迟时间过长，因此相位监测器22便发出该向下计数调整信号，从而将控制电路23所发出的计数值CNT＝n调整为CNT＝n-1，如此一来，每个受控延迟线的延迟时间将被同时缩短，进而达到调整输出时钟信号相位的功能。
由于该受控延迟电路21中的每个受控延迟线所接收到的计数值都相同，因此可确保四个输出时钟信号的相位可平均分布并两两相差90度，但是此方式与每次调整动作都会进行总数为4个的延迟单元变动，因此，信号延迟的精度不足将造成往后当传输速率向上提升时的严重问题。另外，常用手段仅能确保所形成的并列数据信号(TX_D)在产生源101为理想状态，因为这些信号由产生源101发出后。需要经过不同的传输路径才能到达输出入垫组(I/OPad)102。而由于不同的传输路径将对这些信号所产生不同程度的延迟效应(skew)与干扰，因此由输出入垫组(I/O Pad)102所输出的选通信号(strobe)与并列数据信号将可能产生如图2(c)所示的波形，例如选通信号的上升沿与下降沿可能不会产生在并列数据信号(TX_D)的中间位置。如此将可能造成位于该内存模块11的接收端发生数据接收的错误，而且此情况在传输速率向上提升时也将越发严重，而如何改善此缺陷，为本发明的主要目的。
发明内容
本发明的目的在于提供一种延迟锁相回路装置和时钟信号产生方法，避免内存模块的接收端发生数据接收错误的可能，有助于传输速率向上提升。
本发明的目的是这样实现的：
本发明公开了一种延迟锁相回路装置，其为接收一参考时钟信号而产生数个相位互异的输出时钟信号，该装置该包括：一受控延迟电路，由数个受控延迟线串接而成，其中各受控延迟线分别输出这些输出时钟信号；一相位监测器，其为接收该参考时钟信号源以及电连接于该受控延迟电路的输出端，其为对应该参考时钟信号以及这些输出时钟信号中的一输出时钟信号间的相位关系而输出一调整信号；以及一控制电路，电连接于该相位监测器与这些受控延迟线，其为对应该相位监测器所输出该调整信号的变化而分别发出相对应的数个控制信号至这些受控延迟线，而各受控延迟线分别对应相对应控制信号所造成程度不同的延迟时间，进而输出这些相位互异的输出时钟信号。
根据上述构想，本发明所述的延迟锁相回路装置，其中这些受控延迟线分别由数个延迟单元所串接而成。
根据上述构想，本发明所述的延迟锁相回路装置，其中该相位监测器当该参考时钟信号的相位早于该输出时钟信号时输出一延迟减少调整信号，而当该参考时钟信号的相位晚于该输出时钟信号时则输出一延迟增加调整信号。
根据上述构想，本发明所述的延迟锁相回路装置，其中当该控制电路接收到该调整信号时，每次仅对这些受控延迟线中的部份受控延迟线进行延迟时间的长短变化。
根据上述构想，本发明所述的延迟锁相回路装置，其中每个受控延迟线包括有数个延迟单元。
本发明还公开一种时钟信号产生方法，其包括下列步骤：接收一参考时钟信号；对该参考时钟信号进行一相位延迟处理，进而分别输出数个相位互异的输出时钟信号；对应该参考时钟信号以及这些输出时钟信号中的一输出时钟信号间的相位关系而输出一调整信号；以及对应该调整信号的变化而分别对这些相位互异的输出时钟信号进行程度不同的延迟时间长短变化。
根据上述构想，本发明所述的时钟信号产生方法，其中这些相位互异的输出时钟信号为四个相位互异的输出时钟信号。
根据上述构想，本发明所述的时钟信号产生方法，其中当该参考时钟信号的相位早于该输出时钟信号时便输出一延迟减少调整信号，而当该参考时钟信号的相位晚于该输出时钟信号时则输出一延迟增加调整信号。
根据上述构想，本发明所述的时钟信号产生方法，其中对应该调整信号的变化而每次仅对这些输出时钟信号中的部份输出时钟信号进行程度不同的延迟时间长短变化。
附图说明
本发明得通过下列附图及详细说明得以更深入的了解：
图1(a)为一核心逻辑芯片与一内存模块相连接的功能方块示意图；
图1(b)为在双倍数据传送速率(DDR)的规格下，选通信号(strobe)与并列数据信号(TX_D)的理想波形示意图；
图2(a)为四个相位两两相差90度的输出时钟信号的理想波形示意图；
图2(b)为常用的延迟锁相回路装置功能方块示意图；
图2(c)为在双倍数据传送速率(DDR)的规格下，利用公知手段所产生的选通信号(strobe)与并列数据信号(TX_D)的实际波形示意图；
图3为本发明为改善常用缺陷所发展出的较佳实施例方块示意图；
图4为本发明实施例中关于计数值的分配表；
图5(a)为本发明用以产生SEL-data信号与SEL-strobe信号的逻辑电路示意图；
图5(b)为本发明装置所产生信号的波形示意图；
图6(a)(b)(c)为分别为三种由本发明较佳实施例装置根据参考时钟信号(CLK)所产生的信号波形示例图。
本发明附图中所包括的各组件列示如下：
    核心逻辑芯片10     内存模块11
    产生源101     输出入垫组102
    受控延迟电路21     受控延迟线211、212、213、214
    相位监测器22     控制电路23
    受控延迟电路31     受控延迟线311、312、313、314
    相位监测器32     控制电路33
具体实施方式
请参见图3，其为本发明为改善常用缺陷所发展出的较佳实施例方块示意图，经改良后的延迟锁相回路装置(Delay-Locked Loop，DLL)也接收一参考时钟信号CLK并送入一受控延迟电路31中进行相位延迟处理。该受控延迟电路31也由四个受控延迟线(delay line)311、312、313、314所连接而成，而每个受控延迟线主要也分别由数个延迟单元(delay unit)(图中未示出)所构成。而参考时钟信号CLK经过四个受控延迟线311、312、313、314的作用后，基本上也可产生P1、P2、P3、P0等四个相位互异的输出时钟信号。
同样地，为能保持与参考时钟信号CLK同相(in phase)的状态，输出时钟信号P0与参考时钟信号CLK同时被输入至一相位监测器32(phase detector)进行监测，当该相位监测器32监测到该参考时钟信号CLK的相位早于该输出时钟信号P0时便输出一向下计数调整信号，以拉长时钟信号P0、P1、P2与P3的相位，使得时钟信号P0与参考时钟信号CLK能够同步；而当该参考时钟信号CLK的相位晚于该输出时钟信号P0时则输出一向上计数调整信号，以缩短时钟信号P0、P1、P2与P3，使得时钟信号P0与参考信号CLK能够同步。
而本发明的特征在于接收从相位监测器32所发出的调整信号的控制电路33，控制电路33对应调整信号而分别发出四个计数值CNT0、CNT1、CNT2、CNT3至相对应的受控延迟线311、312、313、314，而这些计数值CNT0、CNT1、CNT2、CNT3代表这些受控延迟线中延迟单元被运用的数目。以下举例说明，请参见图4所示的分配表，其中m(假设为正整数)代表延迟一参考时钟信号(CLK)周期所需的延迟单元总数目，而当m＝4n(n也为正整数)时，CNT0、CNT1、CNT2、CNT3的值理所当然都为n，但是当本实施例的控制电路33接收到该向上计数调整信号时，m将可被调整成m+1、m+2或m+3而非常用手段中仅有的m+4，同样地，当本实施例的控制电路33接收到该向下计数调整信号时，m将可被调整成m-1、m-2或m-3而非常用手段中仅有的m-4。而本实施例列出一分配实例，于本实施例中，当m被调整成m+1(即是4n+1)，将单独将CNT2调整成n+1，而其余CNT0、CNT1、CNT3则都维持在n。而当m被调整成m+2(即是4n+2)，将CNT1、CNT3调整成n+1，而其余CNT0、CNT2则都维持在n。另外，当m被调整成m+3(即是4n+3)，将CNT0、CNT1、CNT3调整成n+1，而其余CNT2则都维持在n。如此一来，所得到的实际延迟分配与理想延迟分配(如图4中所示的sum0、sum1、sum2与sum3)间的差距(如图4中所示的delta0、delta1与delta2)将可达到最佳化。当然，若有特殊需求，还可使用其它延迟分配方式，但在此不予赘述。而不管如何，每次可以仅变动一个延迟单元的作法，其所获得输出时钟信号的精度将可大大地提升，因此可有效改善常用手段的缺陷，进而达成本发明的主要目的。
而上述装置所产生高精度的信号P0、P1、P2、P3经过如图5(a)所示的逻辑电路后将产生出仅与P0、P1、P2、P3信号的上升沿有关的SEL-data信号与SEL-strobe信号(如此将可不需考虑P0、P1、P2、P3的工作周期(duty cycle)是否为50％，而可以容忍如图中所示的误差)，进而再根据SEL-data信号与SEL-strobe信号来产生所需的数据信号(data)与选通信号(strobe)(见图5(b)的所示)。
除此之外，独立控制每个受控延迟线的延迟时间长短，还可以有效解决常用手段中因不同的传输路径对信号所产生的不同程度延迟效应(skew)与干扰(如图2(c)所示的波形)，以下做一说明。
首先请参见图6(a)，其为本发明较佳实施例装置根据参考时钟信号(CLK)所产生信号的一第一种波形示例图，其中于参考时钟信号(CLK)上的四个箭头的位置代表本发明较佳实施例装置所输出的高精度信号P0、P1、P2、P3的上升沿位置，而由图中可明显看出，其中两个箭头与正常90度相位差分布的相对应位置间具有一时间差Δt，因此，根据此组信号P0、P1、P2、P3上升沿所定义出来的SEL-data信号、SEL-strobe信号、数据信号(data)与选通信号(strobe)将如图所示而具有位置偏移的现象，而本实施例可用来增加数据准备时间。而为能输出此种相位分配的信号，CNT0、CNT1、CNT2、CNT3的值可用下列式子定义：
CNT0＝m/4+Δt
CNT1＝m/4-Δt
CNT2＝m/4+Δt
CNT3＝m/4-Δt
其中Δt可通过图3中的Δt0、Δt1、Δt2、Δt3输入端进行调整。
然后再请参见图6(b)，其为本发明较佳实施例装置根据参考时钟信号(CLK)所产生信号的一第二种波形示例图，其中于参考时钟信号(CLK)上的四个箭头的位置代表本发明较佳实施例装置所输出的高精度信号P0、P1、P2、P3的上升沿位置，而由图中可明显看出，其中一个箭头与正常90度相位差分布的相对应位置间具有一时间差Δt，因此，根据此组信号P0、P1、P2、P3上升沿所定义出来的SEL-data信号、SEL-strobe信号、数据信号(data)与选通信号(strobe)将如图所示而具有位置偏移的现象，而本实施例可用来改变选通信号(strobe)的工作周期(duty cycle)。而为能输出此种相位分配的信号，CNT0、CNT1、CNT2、CNT3的值可用下列式子定义：
CNT0＝m/4
CNT1＝m/4
CNT2＝m/4+Δt
CNT3＝m/4-Δt
其中Δt可通过图3中的Δt0、Δt1、Δt2、Δt3输入端进行调整。
最后再请参见图6(c)，其为本发明较佳实施例装置根据参考时钟信号(CLK)所产生信号的一第三种波形示例图，其中于参考时钟信号(CLK)上的四个箭头的位置代表本发明较佳实施例装置所输出的高精度信号P0、P1、P2、P3的上升沿位置，而由图中可明显看出，其中一个箭头与正常90度相位差分布的相对应位置间具有一时间差Δt，因此，根据此组信号P0、P1、P2、P3上升沿所定义出来的SEL-data信号、SEL-strobe信号、数据信号(data)与选通信号(strobe)将如图所示而具有位置偏移的现象，而本实施例可用来改变SEL-data信号的工作周期(duty cycle)。而为能输出此种相位分配的信号，CNT0、CNT1、CNT2、CNT3的值可用下列式子定义：
CNT0＝m/4
CNT1＝m/4-Δt
CNT2＝m/4+Δt
CNT3＝m/4
其中Δt可通过图3中的Δt0、Δt1、Δt2、Δt3输入端进行调整。
于本发明中，于每次相位监测器32发出控制信号调整受控延迟线311、312、313与314时，可分别独立调整一个受控延迟线，且每一个受控延迟线可调整一个延迟单位，然后调整时间差距Δt0、Δt1、Δt2、Δt3，以精密调整理想延迟分配(如图4中所示的sum0、sum1、sum2与sum3)。依据本发明的较佳实施例，时间差距Δt0、Δt1、Δt2、Δt3的调整方法，根据芯片组与主机板布局的设计，在每一次电路设计完成之后，精密测量时钟信号与参考时钟信号CLK的相位差，以决定每个受控延迟线的时间差距，以取得理想延迟分配(如图4中所示的sum0、sum1、sum2与sum3)。
如此一来，当数据信号(data)与选通信号(strobe)从产生源经过芯片中不同的传输路径到达输出入垫组(I/O Pad)而产生不同程度的延迟效应(skew)时，便可由设置于产生源的本发明装置先行进行调整，进而使最后到达输出入垫组的选通信号(strobe)与数据信号(data)可达到理想状态，如此将可有效避免内存模块的接收端发生数据接收错误的可能，因而有助于传输速率向上提升，进而达成发展本发明的主要目的。
而本发明所公开的延迟锁相回路装置与时钟信号产生方法，除可运用于个人计算机中的核心逻辑芯片外，尚可广泛地应用于相类似的半导体电路芯片中。

Claims (12)

1、一种延迟锁相回路装置，接收一参考时钟信号而产生数个相位互异的输出时钟信号，其特征在于，该装置该包括：
一受控延迟电路，由数个受控延迟线串接而成，其中各受控延迟线分别输出这些输出时钟信号；
一相位监测器，其为接收该参考时钟信号以及电连接于该受控延迟电路的输出端，其为对应该参考时钟信号以及这些输出时钟信号中的一输出时钟信号间的相位关系而输出一调整信号；以及
一控制电路，电连接于该相位监测器与这些受控延迟线，其为对应该相位监测器所输出该调整信号的变化而分别发出相对应的数个控制信号至这些受控延迟线，而各受控延迟线分别对应相对应控制信号所造成程度不同的延迟时间，进而输出这些相位互异的输出时钟信号。
2、如权利要求1所述的延迟锁相回路装置，其特征在于，这些受控延迟线分别由数个延迟单元所串接而成。
3、如权利要求1所述的延迟锁相回路装置，其特征在于，该相位监测器当该参考时钟信号的相位早于该输出时钟信号时输出一延迟减少调整信号，而当该参考时钟信号的相位晚于该输出时钟信号时则输出一延迟增加调整信号。
4、如权利要求1所述的延迟锁相回路装置，其特征在于，当该控制电路接收到该调整信号时，每次仅对这些受控延迟线中的部份受控延迟线进行延迟时间的长短变化。
5、如权利要求1所述的延迟锁相回路装置，其特征在于，每个受控延迟线包括有数个延迟单元。
6、如权利要求1所述的延迟锁相回路装置，其特征在于，该控制电路分别控制每个受控延迟线。
7、如权利要求1所述的延迟锁相回路装置，其特征在于，每个受控延迟线以一时间差距来做精密调整，而该时间差距根据电路设计与电路布局的情况而决定。
8、一种时钟信号产生方法，其特征在于，其包括下列步骤：
接收一参考时钟信号；
对该参考时钟信号进行一相位延迟处理，进而分别输出数个相位互异的输出时钟信号；
对应该参考时钟信号以及这些输出时钟信号中的一输出时钟信号间的相位关系而输出一调整信号；以及
对应该调整信号的变化而分别对这些相位互异的输出时钟信号进行程度不同的延迟时间长短变化。
9、如权利要求8所述的时钟信号产生方法，其特征在于，这些相位互异的输出时钟信号为四个相位互异的输出时钟信号。
10、如权利要求8所述的时钟信号产生方法，其特征在于，当该参考时钟信号的相位早于该输出时钟信号时便输出一延迟减少调整信号，而当该参考时钟信号的相位晚于该输出时钟信号时则输出一延迟增加调整信号。
11、如权利要求8所述的时钟信号产生方法，其特征在于，对应该调整信号的变化而每次仅对这些输出时钟信号中的部分输出时钟信号进行程度不同的延迟时间长短变化。
12、如权利要求8所述的时钟信号产生方法，其特征在于，该时钟信号以一时间差距来做精密调整，而该时间差距根据电路设计与电路布局的情况而决定。
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