CN110289851A - 一种同步脉冲信号的输出方法、装置、设备及计算机介质 - Google Patents

一种同步脉冲信号的输出方法、装置、设备及计算机介质 Download PDF

Info

Publication number
CN110289851A
CN110289851A CN201910541722.0A CN201910541722A CN110289851A CN 110289851 A CN110289851 A CN 110289851A CN 201910541722 A CN201910541722 A CN 201910541722A CN 110289851 A CN110289851 A CN 110289851A
Authority
CN
China
Prior art keywords
clock
phase
output
synchronization pulse
value
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201910541722.0A
Other languages
English (en)
Inventor
甘勇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Wuhan Xingqi Technology Co Ltd
Original Assignee
Wuhan Xingqi Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Wuhan Xingqi Technology Co Ltd filed Critical Wuhan Xingqi Technology Co Ltd
Priority to CN201910541722.0A priority Critical patent/CN110289851A/zh
Publication of CN110289851A publication Critical patent/CN110289851A/zh
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/12—Synchronisation of different clock signals provided by a plurality of clock generators
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/083—Details of the phase-locked loop the reference signal being additionally directly applied to the generator
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Electric Clocks (AREA)

Abstract

本说明书公开了一种同步脉冲信号的输出方法、装置、设备及计算机介质，所述方法包括：将预先处理的第一时钟输入至锁相环电路,输出第二时钟；调整所述第二时钟的相位,并将所述第二时钟输入至计时系统,输出同步脉冲信号。本发明通过向锁相环电路输入预先处理的第一时钟而输出第二时钟,并通过调整第二时钟的相位,最终输出同步脉冲信号,同步脉冲信号的精度受第一时钟的影响,第一时钟经过预先处理可以消除误差,使得输出的同步脉冲信号更精确。

Description

一种同步脉冲信号的输出方法、装置、设备及计算机介质
技术领域
本说明书涉及计算机的技术领域，尤其是涉及一种同步脉冲信号的输出方法、装置、设备及计算机介质。
背景技术
脉冲信号是一种离散信号，形状多种多样，与普通模拟信号(如正弦波)相比，波形之间在Y轴不连续(波形与波形之间有明显的间隔)但具有一定的周期性。最常见的脉冲波是矩形波(也就是方波)。脉冲信号可以作为各种数字电路、高性能芯片的时钟信号。
在现有技术中，大都采用时钟直接驱动输出同步脉冲信号，但采用时钟直接驱动输出同步脉冲信号精度只能达到纳米级别，无法达到更高精度的同步脉冲信号。
发明内容
本说明书提供一种同步脉冲信号的输出方法、装置、设备及计算机介质，解决了现有技术无法达到更高精度的同步脉冲信号的问题。
为解决上述技术问题，本说明书是这样实现的：
本说明书提供的一种同步脉冲信号的输出方法，该方法包括：
将预先处理的第一时钟输入至锁相环电路,输出第二时钟；
调整所述第二时钟的相位,并将所述第二时钟输入至计时系统,输出同步脉冲信号。
可选的，所述输出同步脉冲信号之后，所述方法还包括：
根据需求配置所述同步脉冲信号的输出起始时间；
判断所述同步脉冲信号的输出起始时间与所述计时系统的时间是否相同；
若判断出同步脉冲信号的输出起始时间与所述计时系统的时间相同时，则说明输出所述同步脉冲信号有效，保留输出的所述同步脉冲信号。
可选的，所述将预先设定的第一时钟输入至锁相环电路之后，所述方法还包括：
输出与所述第二时钟频率相同的第三时钟，其中，所述第三时钟与第二时钟的初始相位相同；
所述调整所述第二时钟的相位，具体包括：
记录所述第二时钟当前的相位值,并将所述第二时钟当前的相位值与所需调整的相位值进行带符号的加法运算,得到最终相位值,最终根据得出的最终相位值调整所述第二时钟的相位。
可选的，所述最终根据得出的最终相位值调整所述第二时钟的相位之后，所述方法还包括:
预先设定所述第二时钟相位的取值范围；
判断所述最终相位值是否满足所述第二时钟相位的取值范围；
若判断出所述最终相位值满足所述第二时钟相位的取值范围，则所述同步脉冲信号的输出起始时间不变。
可选的，所述若判断出所述最终相位值不满足所述第二时钟相位的取值范围，所述方法还包括：
当所述最终相位值大于所述取值范围的最大值，则增加所述同步脉冲信号的输出起始时间；
当所述最终相位值小于所述取值范围的最小值，则减少所述同步脉冲信号的输出起始时间。
可选的，所述第二时钟至少包括两个。
本说明书提供的一种同步脉冲信号的输出装置，所述装置包括：
输出单元，用于将预先处理的第一时钟输入至锁相环电路,输出第二时钟；
调节单元，用于调整所述第二时钟的相位；
所述输出单元还用于将所述第二时钟输入至计时系统,输出同步脉冲信号。
可选的，所述装置还包括：
配置单元，用于根据需求配置所述同步脉冲信号的输出起始时间；
判断单元，用于判断所述同步脉冲信号的输出起始时间与所述计时系统的时间是否相同；
所述输出单元还用于若判断出同步脉冲信号的输出起始时间与所述计时系统的时间相同时，则说明输出所述同步脉冲信号有效，保留输出的所述同步脉冲信号。
可选的，所述输出单元还用于输出与所述第二时钟频率相同的第三时钟，其中，所述第三时钟与第二时钟的初始相位相同；
所述调整单元，具体用于：
记录所述第二时钟当前的相位值,并将所述第二时钟当前的相位值与所需调整的相位值进行带符号的加法运算,得到最终相位值,最终根据得出的最终相位值调整所述第二时钟的相位。
可选的，所述装置还包括:
设定单元，用于预先设定所述第二时钟相位的取值范围；
所述判断单元还用于判断所述最终相位值是否满足所述第二时钟相位的取值范围；若判断出所述最终相位值满足所述第二时钟相位的取值范围，则所述同步脉冲信号的输出起始时间不变。
可选的，所述判断单元若判断出所述最终相位值不满足所述第二时钟相位的取值范围，当所述最终相位值大于所述取值范围的最大值，则增加所述同步脉冲信号的输出起始时间；当所述最终相位值小于所述取值范围的最小值，则减少所述同步脉冲信号的输出起始时间。
本说明书提供的一种计算机可读介质，其上存储有计算机可读指令，所述计算机可读指令可被处理器执行以下步骤：
将预先处理的第一时钟输入至锁相环电路,输出第二时钟；
调整所述第二时钟的相位,并将所述第二时钟输入至计时系统,输出同步脉冲信号。
本说明书提供的一种同步脉冲信号的输出设备，该设备包括用于存储计算机程序指令的存储器和用于执行程序指令的处理器，其中，当该计算机程序指令被该处理器执行时，触发该设备执行以下装置：
输出单元，用于将预先处理的第一时钟输入至锁相环电路,输出第二时钟；
调节单元，用于调整所述第二时钟的相位；
所述输出单元还用于将所述第二时钟输入至计时系统,输出同步脉冲信号。
本说明书实施例采用的上述至少一个技术方案能够达到以下有益效果：
本发明通过向锁相环电路输入预先处理的第一时钟而输出第二时钟,并通过调整第二时钟的相位,最终输出同步脉冲信号,同步脉冲信号的精度受第一时钟的影响,第一时钟经过预先处理可以消除误差,使得输出的同步脉冲信号更精确。
附图说明
为了更清楚地说明本说明书实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本说明书中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图得出其他的附图。
图1为本说明书实施例一提供的同步脉冲信号的输出方法的流程示意图；
图2为本说明书实施例二提供的同步脉冲信号的输出方法的流程示意图；
图3为本说明书实施例二提供的相位调整模块的结构示意图；
图4为本说明书实施例二提供的第二时钟与第三时钟的波形图关系图；
图5为本说明书实施例二提供的计时系统及输出的同步脉冲信号示意图；
图6为本说明书实施例二提供的同步脉冲信号输出的结构示意图；
图7为本说明书实施例三提供的同步脉冲信号的输出装置的结构示意图。
具体实施方式
在现有技术中，大都采用时钟直接驱动输出同步脉冲信号，但采用时钟直接驱动输出同步脉冲信号精度只能达到纳米级别，无法达到更高精度的同步脉冲信号，在现有技术中，如果需要更高的精度的同步脉冲信号可以使用延迟电路来配合实现。可以实现高精度的同步脉冲信号的延时电路包括光纤延时电路、模拟延时电路、数字延时电路，每一类延时电路都有各自的优缺点，很难同时满足高精度、大动态范围、集成化的性能指标。光纤延时电路比较适合应用在一些特殊场合；模拟延时电路一般利用模拟器件产生延迟，具有系统固有延时大、延时固定及延时精度差、易受外部环境影响等缺点；而数字延时电路具有延时精度高、时间可编程等优点，但是目前只能用专用延时芯片实现，不利于降低成本和进行多路扩展。而一般在同步延时系统中，需要多路不同延时的同步脉冲信号输出以给外部不同设备提供精确的时间参考，采用以上的现有方法无法输出具有高一致性的同步脉冲信号。
针对上述问题，提出本说明书的技术方案，为了使本技术领域的人员更好地理解本说明书中的技术方案，下面将结合本说明书实施例中的附图，对本说明书实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本说明书实施例，本领域普通技术人员在没有作出创造性劳动前提下所得出的所有其他实施例，都应当属于本申请保护的范围。
图1为本说明书实施例一提供的一种同步脉冲信号的输出方法的流程示意图，该流程示意图包括：
步骤S101，将预先处理的第一时钟输入至锁相环电路,输出第二时钟。
步骤S102，调整第二时钟的相位,并将第二时钟输入至计时系统,输出同步脉冲信号。
图2为本说明书实施例二提供的一种同步脉冲信号的输出方法的流程示意图，该流程示意图包括：
步骤S201，将预先处理的第一时钟输入至锁相环电路,输出第二时钟。
在本说明书实施例的步骤S201中，预先处理的第一时钟可以为经过驯服晶振后的第一时钟，用来消除第一时钟累计误差，对第一时钟驯服可以通过两种方法：一是可以将第一时钟误差转化为晶振对应的电压调节量，直接对晶振工作电压进行控制，从而调节晶振震荡时钟周期，使第一时钟趋于一个标准值；二是可以将第一时钟误差转化为时钟分频调节量，对分频电路的分频进行调节，得到高精度的第一时钟。
在本说明书实施例的步骤S201中，同时输出与第二时钟频率、周期相同的第三时钟，第三时钟相位不发生变化，用于维持本地时间计数系统。其中，第三时钟与第二时钟的初始相位相同，第二时钟至少包括两个，每个第二时钟分别维持一个与第三时钟相同的时间计数系统。
步骤S202，调整第二时钟的相位,并将第二时钟输入至计时系统,输出同步脉冲信号。
在本说明书实施例的步骤S202中，调整第二时钟的相位，具体包括：记录第二时钟当前的相位值,并将第二时钟当前的相位值与所需调整的相位值进行带符号的加法运算,得到最终相位值,最终根据得出的最终相位值调整第二时钟的相位。预先设定第二时钟相位的取值范围；判断最终相位值是否满足第二时钟相位的取值范围；若判断出最终相位值满足第二时钟相位的取值范围，则同步脉冲信号的输出起始时间不变。若判断出最终相位值不满足第二时钟相位的取值范围，当最终相位值大于取值范围的最大值，则增加同步脉冲信号的输出起始时间；当最终相位值小于取值范围的最小值，则减少同步脉冲信号的输出起始时间。
步骤S203，根据需求配置同步脉冲信号的输出起始时间。
步骤S204，判断同步脉冲信号的输出起始时间与计时系统的时间是否相同，若是，则执行步骤S205；若否，执行步骤S206。
步骤S205,说明输出同步脉冲信号有效，保留输出的同步脉冲信号。
步骤S206,说明输出同步脉冲信号无效，删除输出的同步脉冲信号。
参见图3，示出的为相位调整模块的结构示意图，可以用来说明上述步骤的具体实施方式，具体可以为：记录第二时钟当前的相位值Pcurr(相对于第三时钟，复位值为0)，相位值Pcurr的取值范围是[-T,T]。每次调整第二时钟的相位前，调相次数计算模块先计算出调整次数，将当前相位值与需要调整的相位值Sadjust0进行带符号加法运算，得到Pnext；若Pnext超出了相位值Pcurr的取值范围，需要将超过T/-T的部分值移除并补偿到第二时钟的输出起始时间，得到真实的调整值Sadjust1。Sadjust1及第二时钟的输出起始时间的补偿值计算规则如下：
(1)-T≤Pnext≤T，Sadjust1＝Sadjust0，第二时钟的输出起始时间不变；
(2)Pnext＞T，Sadjust1＝Sadjust0-T，第二时钟的输出起始时间增大T；
(3)Pnext＜-T，Sadjust1＝Sadjust0+T，第二时钟的输出起始时间减小T；
每个有效的调向脉冲只能将锁相环输出第二时钟的相位向前/向后调整Δt大小，因此计算出Sadjust1后，进一步可以得到本次对输出时钟进行相位调整的次数是Nstep＝Sadjust1/Δt(四舍五入取整数)。
计算出相位调整次数后，调相次数计算模块使调相脉冲生成模块开始输出符合锁相环电路时序要求的调相脉冲，连续输出Nstep个调相脉冲后即结束本次调相。
偏移值记录模块在完成调相后，需要更新相位偏移值Pcurr，新的相位值为Pcurr+Nstep×Δt。
第二时钟的相位被调整后，第二时钟与第三时钟的波形图关系图参见图4。图中N1、N2都是可以调整的值。第二时钟的相位在调整的过程中，波形出现微小的畸变，但每次相位调整时的畸变值仅为Δt，通过在进行时钟约束时可以增大时序裕量，可避免时钟畸变对时序电路的影响。
第二时钟与第三时钟相位的偏差会导致计时系统值的偏差，参见图5示出的计时系统及输出的同步脉冲信号示意图(以第二时钟相位前偏为例)。计时系统1和计时系统2的时间在宏观上来看是一致的，但计时系统2的时间略滞后于计时系统1，即两者之间有N1×Δt的相位差。当配置输出起始时间值为TIME1+2T时，比较器实时比较同步脉冲信号的输出起始时间与计时系统2的时间，当两者相等时，输出同步脉冲信号有效。
参见图6，示出了同步脉冲信号输出的结构示意图，具体为：将经过驯服的第一时钟输入至锁相环电路输出第三时钟CLOCK1，第二时钟CLOCK2与CLOCK3，在初始时CLOCK1、CLOCK2与CLOCK3的相位相同，锁相环电路可以对CLOCK2与CLOCK3的相位进行独立的实时调整，该功能可以在FPGA上实现，CLOCK1的频率、周期及相位在运行过程中保持不变，可以用于采集外部的参考同步脉冲信号，CLOCK2与CLOCK3的频率皆保持不变但相位可以通过相位调整模块进行调整，CLOCK2与CLOCK3的相位相对于CLOCK1可以前移也可以后移。计时系统1、计时系统2与计时系统3分别以CLOCK1、CLOCK2与CLOCK3为工作时钟。计时系统1、计时系统2与计时系统3在电路结构上完全相同，在CLOCK2与CLOCK3的相位被调整后，计时值仅有微小的偏差，偏差的绝对值小于CLOCK2与CLOCK3的周期T。
以同步脉冲信号2为例：同步脉冲信号2在CLOCK2时钟域中输出，因此CLOCK2的前偏/后偏会直接导致同步脉冲信号2输出信号的前偏/后偏。输出同步脉冲信号2时，配置同步脉冲信号2的输出起始时间(以周期T为单位)，比较同步脉冲信号2的输出起始时间与计时系统2的时间是否相同，当该输出起始时间与计时系统2的时间相同时，输出同步脉冲信号2有效。通过改变输出起始时间，可以使同步脉冲信号2的有效时间以周期T向前/向后调整；通过改变CLOCK2与相位，可以使同步脉冲信号2在周期T以内向前/向后调整。
锁相环电路一般都可以输出多路时钟，利用这一特点，可以输出多路高精度的同步脉冲信号。若一个锁相环电路可以输出M路时钟，则使用一个该锁相环电路可以输出M-1路高精度同步脉冲信号，使用2个锁相环电路可以输出2M-1路高精度同步脉冲信号。每个同步脉冲电路均使用独立的工作时钟，包含独立的相位调整模块、计时系统和比较器。电路相位调整模块可以对工作时钟进行独立的相位调整，而不同的同步脉冲也可以配置不同的输出起始时间。基于以上设计，可以实现多路可独立配置的高精度同步脉冲信号的输出。
图7为本说明书实施例三提供的一种同步脉冲信号的输出装置的结构示意图，该结构示意图包括：输出单元1、调节单元2、配置单元3、判断单元4。
输出单元1用于将预先处理的第一时钟输入至锁相环电路,输出第二时钟；
调节单元2用于调整第二时钟的相位。
输出单元1还用于将第二时钟输入至计时系统,输出同步脉冲信号。
配置单元3用于根据需求配置同步脉冲信号的输出起始时间。
判断单元4用于判断同步脉冲信号的输出起始时间与计时系统的时间是否相同。
输出单元1还用于若判断出同步脉冲信号的输出起始时间与计时系统的时间相同时，则说明输出同步脉冲信号有效，保留输出的同步脉冲信号。
本说明书实施例提供的一种计算机可读介质，其上存储有计算机可读指令，计算机可读指令可被处理器执行以下步骤：
将预先处理的第一时钟输入至锁相环电路,输出第二时钟；
调整第二时钟的相位,并将第二时钟输入至计时系统,输出同步脉冲信号。
本说明书实施例提供的一种同步脉冲信号的输出设备，该设备包括用于存储计算机程序指令的存储器和用于执行程序指令的处理器，其中，当该计算机程序指令被该处理器执行时，触发该设备执行以下装置：
输出单元，用于将预先处理的第一时钟输入至锁相环电路,输出第二时钟；
调节单元，用于调整第二时钟的相位；
输出单元还用于将第二时钟输入至计时系统,输出同步脉冲信号。
在20世纪90年代，对于一个技术的改进可以很明显地区分是硬件上的改进(例如，对二极管、晶体管、开关等电路结构的改进)还是软件上的改进(对于方法流程的改进)。然而，随着技术的发展，当今的很多方法流程的改进已经可以视为硬件电路结构的直接改进。设计人员几乎都通过将改进的方法流程编程到硬件电路中来得到相应的硬件电路结构。因此，不能说一个方法流程的改进就不能用硬件实体模块来实现。例如，可编程逻辑器件(Programmable Logic Device,PLD)(例如现场可编程门阵列(Field Programmable GateArray，FPGA))就是这样一种集成电路，其逻辑功能由用户对器件编程来确定。由设计人员自行编程来把一个数字系统“集成”在一片PLD上，而不需要请芯片制造厂商来设计和制作专用的集成电路芯片。而且，如今，取代手工地制作集成电路芯片，这种编程也多半改用“逻辑编译器(logic compiler)”软件来实现，它与程序开发撰写时所用的软件编译器相类似，而要编译之前的原始代码也得用特定的编程语言来撰写，此称之为硬件描述语言(Hardware Description Language，HDL)，而HDL也并非仅有一种，而是有许多种，如ABEL(Advanced Boolean Expression Language)、AHDL(Altera Hardware DescriptionLanguage)、Confluence、CUPL(Cornell University Programming Language)、HDCal、JHDL(Java Hardware Description Language)、Lava、Lola、MyHDL、PALASM、RHDL(RubyHardware Description Language)等，目前最普遍使用的是VHDL(Very-High-SpeedIntegrated Circuit Hardware Description Language)与Verilog。本领域技术人员也应该清楚，只需要将方法流程用上述几种硬件描述语言稍作逻辑编程并编程到集成电路中，就可以很容易得到实现该逻辑方法流程的硬件电路。
控制器可以按任何适当的方式实现，例如，控制器可以采取例如微处理器或处理器以及存储可由该(微)处理器执行的计算机可读程序代码(例如软件或固件)的计算机可读介质、逻辑门、开关、专用集成电路(Application Specific Integrated Circuit，ASIC)、可编程逻辑控制器和嵌入微控制器的形式，控制器的例子包括但不限于以下微控制器：ARC 625D、Atmel AT91SAM、Microchip PIC18F26K20以及Silicone Labs C8051F320，存储器控制器还可以被实现为存储器的控制逻辑的一部分。本领域技术人员也知道，除了以纯计算机可读程序代码方式实现控制器以外，完全可以通过将方法步骤进行逻辑编程来使得控制器以逻辑门、开关、专用集成电路、可编程逻辑控制器和嵌入微控制器等的形式来实现相同功能。因此这种控制器可以被认为是一种硬件部件，而对其内包括的用于实现各种功能的装置也可以视为硬件部件内的结构。或者甚至，可以将用于实现各种功能的装置视为既可以是实现方法的软件模块又可以是硬件部件内的结构。
上述实施例阐明的系统、装置、模块或单元，具体可以由计算机芯片或实体实现，或者由具有某种功能的产品来实现。一种典型的实现设备为计算机。具体的，计算机例如可以为个人计算机、膝上型计算机、蜂窝电话、相机电话、智能电话、个人数字助理、媒体播放器、导航设备、电子邮件设备、游戏控制台、平板计算机、可穿戴设备或者这些设备中的任何设备的组合。
为了描述的方便，描述以上装置时以功能分为各种单元分别描述。当然，在实施本申请时可以把各单元的功能在同一个或多个软件和/或硬件中实现。
本领域内的技术人员应明白，本发明的实施例可提供为方法、系统、或计算机程序产品。因此，本发明可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本发明可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。
本发明是参照根据本发明实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。
这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。
这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。
在一个典型的配置中，计算设备包括一个或多个处理器(CPU)、输入/输出接口、网络接口和内存。
内存可能包括计算机可读介质中的非永久性存储器，随机存取存储器(RAM)和/或非易失性内存等形式，如只读存储器(ROM)或闪存(flash RAM)。内存是计算机可读介质的示例。
计算机可读介质包括永久性和非永久性、可移动和非可移动媒体可以由任何方法或技术来实现信息存储。信息可以是计算机可读指令、数据结构、程序的模块或其他数据。计算机的存储介质的例子包括，但不限于相变内存(PRAM)、静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)、其他类型的随机存取存储器(RAM)、只读存储器(ROM)、电可擦除可编程只读存储器(EEPROM)、快闪记忆体或其他内存技术、只读光盘只读存储器(CD-ROM)、数字多功能光盘(DVD)或其他光学存储、磁盒式磁带，磁带磁磁盘存储或其他磁性存储设备或任何其他非传输介质，可用于存储可以被计算设备访问的信息。按照本文中的界定，计算机可读介质不包括暂存电脑可读媒体(transitory media)，如调制的数据信号和载波。
还需要说明的是，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、商品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、商品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、商品或者设备中还存在另外的相同要素。
本申请可以在由计算机执行的计算机可执行指令的一般上下文中描述，例如程序模块。一般地，程序模块包括执行特定任务或实现特定抽象数据类型的例程、程序、对象、组件、数据结构等等。也可以在分布式计算环境中实践本申请，在这些分布式计算环境中，由通过通信网络而被连接的远程处理设备来执行任务。在分布式计算环境中，程序模块可以位于包括存储设备在内的本地和远程计算机存储介质中。
本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于系统实施例而言，由于其基本相似于方法实施例，所以描述的比较简单，相关之处参见方法实施例的部分说明即可。
以上所述仅为本申请的实施例而已，并不用于限制本申请。对于本领域技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本申请的权利要求范围之内。

Claims (10)

1.一种同步脉冲信号的输出方法，其特征在于，所述方法包括：
将预先处理的第一时钟输入至锁相环电路，输出第二时钟；
调整所述第二时钟的相位，并将所述第二时钟输入至计时系统，输出同步脉冲信号。
2.根据权利要求1所述的同步脉冲信号的输出方法，其特征在于，所述输出同步脉冲信号之后，所述方法还包括：
根据需求配置所述同步脉冲信号的输出起始时间；
判断所述同步脉冲信号的输出起始时间与所述计时系统的时间是否相同；
若判断出同步脉冲信号的输出起始时间与所述计时系统的时间相同时，则说明输出所述同步脉冲信号有效，保留输出的所述同步脉冲信号。
3.根据权利要求2所述的同步脉冲信号的输出方法，其特征在于，所述将预先设定的第一时钟输入至锁相环电路之后，所述方法还包括：
输出与所述第二时钟频率相同的第三时钟，其中，所述第三时钟与第二时钟的初始相位相同；
所述调整所述第二时钟的相位，具体包括：
记录所述第二时钟当前的相位值，并将所述第二时钟当前的相位值与所需调整的相位值进行带符号的加法运算，得到最终相位值，最终根据得出的最终相位值调整所述第二时钟的相位。
4.根据权利要求3所述的同步脉冲信号的输出方法，其特征在于，所述最终根据得出的最终相位值调整所述第二时钟的相位之后，所述方法还包括：
预先设定所述第二时钟相位的取值范围；
判断所述最终相位值是否满足所述第二时钟相位的取值范围；
若判断出所述最终相位值满足所述第二时钟相位的取值范围，则所述同步脉冲信号的输出起始时间不变。
5.根据权利要求4所述的同步脉冲信号的输出方法，其特征在于，所述若判断出所述最终相位值不满足所述第二时钟相位的取值范围，所述方法还包括：
当所述最终相位值大于所述取值范围的最大值，则增加所述同步脉冲信号的输出起始时间；
当所述最终相位值小于所述取值范围的最小值，则减少所述同步脉冲信号的输出起始时间。
6.根据权利要求1所述的同步脉冲信号的输出方法，其特征在于，所述第二时钟至少包括两个。
7.一种同步脉冲信号的输出装置，其特征在于，所述装置包括：
输出单元，用于将预先处理的第一时钟输入至锁相环电路，输出第二时钟；
调节单元，用于调整所述第二时钟的相位；
所述输出单元还用于将所述第二时钟输入至计时系统，输出同步脉冲信号。
8.根据权利要求7所述的同步脉冲信号的输出装置，其特征在于，所述装置还包括：
配置单元，用于根据需求配置所述同步脉冲信号的输出起始时间；
判断单元，用于判断所述同步脉冲信号的输出起始时间与所述计时系统的时间是否相同；
所述输出单元还用于若判断出同步脉冲信号的输出起始时间与所述计时系统的时间相同时，则说明输出所述同步脉冲信号有效，保留输出的所述同步脉冲信号。
9.一种计算机可读介质，其上存储有计算机可读指令，所述计算机可读指令可被处理器执行以实现权利要求1至6中任一项所述的方法。
10.一种同步脉冲信号的输出设备，该设备包括用于存储计算机程序指令的存储器和用于执行程序指令的处理器，其中，当该计算机程序指令被该处理器执行时，触发该设备执行权利要求7至8中任一项所述的装置。
CN201910541722.0A 2019-06-21 2019-06-21 一种同步脉冲信号的输出方法、装置、设备及计算机介质 Pending CN110289851A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910541722.0A CN110289851A (zh) 2019-06-21 2019-06-21 一种同步脉冲信号的输出方法、装置、设备及计算机介质

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910541722.0A CN110289851A (zh) 2019-06-21 2019-06-21 一种同步脉冲信号的输出方法、装置、设备及计算机介质

Publications (1)

Publication Number Publication Date
CN110289851A true CN110289851A (zh) 2019-09-27

Family

ID=68004564

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910541722.0A Pending CN110289851A (zh) 2019-06-21 2019-06-21 一种同步脉冲信号的输出方法、装置、设备及计算机介质

Country Status (1)

Country Link
CN (1) CN110289851A (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111147690A (zh) * 2019-12-24 2020-05-12 浙江未来技术研究院(嘉兴) 一种多图像传感器摄像机的帧同步装置及方法
CN113359396A (zh) * 2021-05-31 2021-09-07 安徽国芯智能装备有限公司 一种基于光源和图形发生器同步控制的高速光刻方法
CN114697465A (zh) * 2020-12-30 2022-07-01 格科微电子（上海）有限公司 多图像传感器同步、协作方法及装置、存储介质、终端

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1832351A (zh) * 2005-04-13 2006-09-13 威盛电子股份有限公司 通用时钟同步器及通用时钟同步方法
CN101419483A (zh) * 2008-11-27 2009-04-29 华亚微电子有限公司 基于锁相环的时钟发生器及时钟发生方法
CN101599755A (zh) * 2008-05-30 2009-12-09 联发科技股份有限公司 时钟产生电路、与主机通信的装置、通信系统和用于产生输出时钟信号的方法
CN109863696A (zh) * 2016-12-30 2019-06-07 德州仪器公司 基于计数器的sysref实施方案

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1832351A (zh) * 2005-04-13 2006-09-13 威盛电子股份有限公司 通用时钟同步器及通用时钟同步方法
CN101599755A (zh) * 2008-05-30 2009-12-09 联发科技股份有限公司 时钟产生电路、与主机通信的装置、通信系统和用于产生输出时钟信号的方法
CN101419483A (zh) * 2008-11-27 2009-04-29 华亚微电子有限公司 基于锁相环的时钟发生器及时钟发生方法
CN109863696A (zh) * 2016-12-30 2019-06-07 德州仪器公司 基于计数器的sysref实施方案

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111147690A (zh) * 2019-12-24 2020-05-12 浙江未来技术研究院(嘉兴) 一种多图像传感器摄像机的帧同步装置及方法
CN114697465A (zh) * 2020-12-30 2022-07-01 格科微电子（上海）有限公司 多图像传感器同步、协作方法及装置、存储介质、终端
CN114697465B (zh) * 2020-12-30 2023-07-14 格科微电子（上海）有限公司 多图像传感器同步、协作方法及装置、存储介质、终端
CN113359396A (zh) * 2021-05-31 2021-09-07 安徽国芯智能装备有限公司 一种基于光源和图形发生器同步控制的高速光刻方法

Similar Documents

Publication Publication Date Title
KR102465852B1 (ko) 클럭 생성을 위한 적응형 발진기
US10712768B2 (en) Apparatus and method for extending frequency range of a circuit and for over-clocking and under-clocking
CN101039108B (zh) 延迟同步电路及半导体集成电路器件
US9735787B2 (en) Frequency synthesizer with dynamic phase and pulse-width control
CN110289851A (zh) 一种同步脉冲信号的输出方法、装置、设备及计算机介质
US9628089B1 (en) Supply voltage tracking clock generator in adaptive clock distribution systems
CN109478157B (zh) 电压下垂的时钟调整
CN104753499B (zh) 占空比校准电路
JP6990313B2 (ja) 半導体集積回路
US11888480B2 (en) Method and apparatus for synchronizing two systems
JP2008219866A (ja) 半導体メモリ装置及びその駆動方法
KR20150007522A (ko) 클럭 지연 검출회로 및 이를 이용하는 반도체 장치
US9829912B2 (en) Semiconductor device
CN107026647A (zh) 时间数字系统以及频率合成器
US9548747B2 (en) Glitch-free digitally controlled oscillator code update
KR100273238B1 (ko) 클럭버퍼의지연시간보상회로
CN203119874U (zh) Ramsey相干布居囚禁脉冲信号源装置
EP3142286B1 (en) Synchronising devices and method
CN113826326A (zh) 维持稳定计时的装置和方法
JPH11273253A (ja) パルス幅制御回路及びディスク記録制御回路
US20120294336A1 (en) Fractional frequency division or multiplication using an oversampled phase rotator
CN108781073B (zh) 用于稳健的锁相环设计的方法
JP3843104B2 (ja) パルス幅制御回路
JP6284727B2 (ja) クロック位相シフト回路
TW202423058A (zh) 用於產生乘法延遲鎖相迴路的多工器的選擇訊號的設備以及方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20190927