CN101526830B - 时钟信号产生电路及具有此电路的数字电路 - Google Patents

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Abstract

一种数字电路系统，其包含有：第一缓存单元，用来接收并暂存数字数据；运算单元，用来依据该第一缓存单元所暂存的该数字数据，运算并产生结果数据；第二缓存单元，用来接收并暂存该结果数据；多相位时钟信号产生单元，用来产生复数个参考时钟信号，其中该些参考时钟信号彼此之间具有不同的相位；第一选择器，用来选择该些参考时钟信号其中之一，以输出第一时钟信号至该第一缓存单元；以及第二选择器，用来选择该些参考时钟信号其中另一，以输出第二时钟信号至该第二缓存单元。

Description

时钟信号产生电路及具有此电路的数字电路
技术领域
本发明有关于一种时钟信号产生电路，特别有关于利用多相位时钟信号以产生特定时间延迟的时钟信号的时钟信号产生电路。
背景技术
于数字逻辑运算的技术领域中，使用暂存组件如触发器(flip-flop)等，将数字逻辑运算电路的中间运算值或是运算结果暂存起来，以及依此所形成的所谓的管线架构(pipeline structure)，是很普遍的实作方式，而如此所形成的数字逻辑运算电路，即可以视为是将其整体的运算操作，利用多个暂存组件分割成多个时间上的运算阶段(stage)，其中每一运算阶段则由构成完整运算功能的一部分逻辑运算电路所构成。上述各个暂存组件，一般来说则均会藉由时钟信号的触发，来将每一运算阶段的运算结果暂存起来，而时钟信号的频率，就会决定了数字逻辑运算电路的操作频率。
在实际上实作如上所述的数字逻辑运算时，由于一般来说由各种逻辑组件所组成的逻辑运算电路会受限于其自身的电路延迟(circuit delay)，而需要经过一定的时间才能完成所希望的运算操作，以使其输出值趋于稳定，因此，用来触发前一运算阶段的暂存组件以及触发后一运算阶段的暂存组件的时钟信号之间，亦应随之存在有特定的时间延迟，否则将有可能发生虽然电路功能并无错误，但是却因暂存组件被触发而进行取样的时间点不恰当，导致所暂存下来的数值不正确的情形。然而，用来产生上述时钟信号之间的特定时间延迟的延迟电路，通常由电阻、电容等被动组件所组成，因此时间延迟量是固定的，如此一来便限制了系统的应用，只要时钟信号的频率略有改变，可能导致整个数字逻辑运算电路无法得出正确的结果。伴随而来的，计算机辅助设计(computer-aided design，CAD)工作者的负担将会增加。再者，此类电路往往会受到制程、电压、温度变化(Process，Voltage，and Temperature，PVT)很大的影响，而使得信号的同步产生问题。
发明内容
因此，本发明提供一种时钟信号产生电路，其利用多相位时钟信号产生电路以及至少一选择器选择出至少一时钟信号作为数字电路的时钟信号源。
本发明的实施例揭露了一种数字电路系统，其包含有：第一缓存单元，用来接收并暂存数字数据；运算单元，耦接于该第一缓存单元，用来依据该第一缓存单元所暂存的该数字数据，运算并产生结果数据；第二缓存单元，耦接于运算单元，用来接收并暂存该结果数据；多相位时钟信号产生单元，用来产生多个参考时钟信号，其中该些参考时钟信号彼此之间具有不同的相位；第一选择器，耦接于该多相位时钟信号产生单元，用来选择该些参考时钟信号其中之一，以输出第一时钟信号至该第一缓存单元；以及第二选择器，耦接于该多相位时钟信号产生单元，用来选择该些参考时钟信号其中另一，以输出第二时钟信号至该第二缓存单元。
本发明的另一实施例揭露了一种时钟信号产生装置，其包含有：多相位时钟信号产生单元，用来产生多个参考时钟信号，其中该些参考时钟信号彼此之间具有不同的相位；控制单元，用来产生第一控制信号及第二控制信号；第一选择器，耦接于该多相位时钟信号产生单元，用来依据该第一控制信号选择该些参考时钟信号其中之一，以输出第一时钟信号；以及第二选择器，耦接于该多相位时钟信号产生单元，用来依据该第二控制信号选择该些参考时钟信号其中另一，以输出第二时钟信号；其中该第二时钟信号为该第一时钟信号的延迟版本。
本发明的另一实施例揭露了一种时钟信号产生方法，其包含有：产生多个参考时钟信号，其中该些参考时钟信号彼此之间具有不同的相位；选择该些参考时钟信号其中之一，以输出第一时钟信号；以及选择该些参考时钟信号其中另一，以输出第二时钟信号，其中该第二时钟信号为该第一时钟信号的延迟版本。
附图说明
图1绘示了根据本发明实施例的数字电路系统的示意图。
图2绘示了图1中的数字电路系统的详细示意图。
主要组件符号说明
100数字电路系统
102逻辑电路
104第一缓存单元
106第二缓存单元
108多相位时钟信号产生电路
110第一选择器
112第二选择器
114相位检测器
116回路滤波器
118震荡器
120控制单元
具体实施方式
请参照图1，图1绘示了根据本发明实施例的数字电路系统100。图1所示的数字电路系统100包含有逻辑电路102、第一缓存单元104、以第二缓存单元106，其中逻辑电路102可以是构成特定数位逻辑运算的一部份或全部电路，而藉由设置于其前端的第一缓存单元104及设置于其后端的第二缓存单元106形成该特定数位逻辑运算的运算阶段；亦即，电路组件102-106可以是构成管线架构的一部分，而数字数据D1即为自前一级电路传送过来、暂存于第一缓存单元104中的数据，数字数据D2则为暂存于第一缓存单元104中的D1经过逻辑电路102的运算后所得到的运算结果，而被暂存于第二缓存单元106中。逻辑电路102一般由许多基本逻辑运算单元，如加法器、乘法器、各种逻辑闸等所组成，而D型触发器则为缓存单元102、104常见的实施方式。除此之外，数字电路系统100更包含有一时钟信号产生电路，于本实施例其包含有多相位时钟信号产生电路108，第一选择器110、以及第二选择器112。多相位时钟信号产生电路108用以产生多个参考时钟信号RCK1RCKn至第一选择器203和第二选择器205，其中参考时钟信号RCK1-RCKn属震荡频率相同、但是相位不同者。然后第一选择器110和第二选择器112则会分别依据第一控制信号CTRL1及第二控制信号CTRL2，自参考时钟信号RCK1-RCKn中选择第一时钟信号CLK1和第二时钟信号CLK2，其间具有特定相位差，分别用来作为不同运算阶段的触发时钟信号。在此实施例中，第一选择器110和第二选择器112以多任务器来实现。
正如熟习数字电路设计领域者所理解，第一时钟信号CLK1和第二时钟信号CLK2之间所存在的相位差，即相当于第一时钟信号CLK1和第二时钟信号CLK2之间存在有一定的时间延迟，故如上述实施例中的电路组态，即可达到于不同运算阶段以具有一定时间延迟的多个时钟信号来进行个别的触发取样的效果。须注意的是，虽然于本实施例中以管线架构中的连续前后两级运算阶段为例说明，但是本发明并不以此为限，管线架构中的任两级运算阶段(即使并非连续)之间的频率延迟，乃至于数字电路系统中任何需要多个具有不同时间延迟的时钟信号的应用，均可以本发明实现。当然，本发明的时钟信号产生电路亦不限于产生两个时钟信号，而可以增加选择器的方式扩张至产生两个以上的多个具有不同时间延迟的时钟信号。底下将说明根据本发明的时钟信号产生电路更详细结构以及如何选择第一时钟信号CLK1和第二时钟信号CLK2的方法。
图2绘示了图1所示的数字电路系统100的详细结构。在此实施例中，图1中所述的多相位时钟信号产生电路108为多相位PLL电路，而如本领域技术人员所知悉，一般来说具有相位检测器114、回路滤波器116、以及可控制震荡器118，于本实施例中可控制震荡器118为环形震荡器(ring oscillator)。环形震荡器通常具有多个炼状连接的延迟组件，而每个延迟组件都对应至不同相位的时钟信号，因此图2中所示的多相位PLL电路可产生多个参考时钟信号RCK1～RCKN。而第一选择器110和第二选择器112接收参考时钟信号RCLK1～RCLKN则分别依据由一控制单元120所产生之第一控制信号CTRL1及第二控制信号CTRL2，自参考时钟信号RCK1～RCKN中选择出第一时钟信号CLK1和第二时钟信号CLK2。
控制单元120用来决定第一选择器110及第二选择器112应如何选择第一时钟信号CLK1和第二时钟信号CLK2，以于不同的运算阶段之间得到适当的时间延迟。于本实施例中，控制单元120会于无需进行数字逻辑运算的情形下(例如于电路初始化时)，利用切换开关电路(未显示)或是其它机制，将由电路组件102-106所构成的运算阶段自主要数据路径(main data path)中独立出来，而输入一组预设的数据型样(predetermined data pattern)D3，将之暂存于第一缓存单元104中。接下来，控制单元120透过第一控制信号CTRL1及第二控制信号CTRL2来输出具有各种不同相位差的第一时钟信号CLK1和第二时钟信号CLK2的组合，并观察于不同相位差(即代表不同的时间延迟)之下，预设数据型样D3经过逻辑电路102的运算结果而被暂存于第二缓存单元106中的数据D4，具体来说，可将数据D4与已知的正确运算结果进行比较，如此即可决定第一时钟信号CLK1和第二时钟信号CLK2之间最适合的相位差即延迟。之后，控制单元120即可将上述运算阶段切换回主要数据路径中，并依所决定的控制信号选择输出第一时钟信号CLK1和第二时钟信号CLK2。
如上所述，利用选择多相位时钟信号来决定适当时间延迟的做法，由于具有自动调整并决定时间延迟的机制，故可大幅减少CAD工作者的工作量，并且由于其可重复(例如于每次电路初始化时，或是间隔一固定时间)重新调整适合的时间延迟，故亦可适时补偿因PVT变化所造成的影响。
以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做等效变化与修饰，都应属本发明的涵盖范围。

Claims (8)

1.一种数字电路系统，其包含有：
第一缓存单元，用来接收并暂存数字数据；
运算单元，耦接于该第一缓存单元，用来依据该第一缓存单元所暂存的该数字数据，运算并产生结果数据；
第二缓存单元，耦接于运算单元，用来接收并暂存该结果数据；
多相位时钟信号产生单元，用来产生多个参考时钟信号，其中所述多个参考时钟信号彼此之间具有不同的相位；
第一选择器，耦接于该多相位时钟信号产生单元，用来选择所述多个参考时钟信号其中之一，以输出第一时钟信号至该第一缓存单元；以及
第二选择器，耦接于该多相位时钟信号产生单元，用来选择所述多个参考时钟信号其中另一，以输出第二时钟信号至该第二缓存单元。
2.如权利要求1所述的数字电路系统，其中该多相位时钟信号产生单元为多相位锁相回路电路，包含相位检测器、回路滤波器以及震荡器。
3.如权利要求2所述的数字电路系统，其中该震荡器为环形震荡器，用以产生所述多个参考时钟信号。
4.如权利要求1所述的数字电路系统，其中所述第一缓存单元和第二缓存单元为D型触发器。
5.一种时钟信号产生装置，其包含有：
多相位时钟信号产生单元，用来产生多个参考时钟信号，其中所述多个参考时钟信号彼此之间具有不同的相位；
控制单元，用来产生第一控制信号及第二控制信号；
第一选择器，耦接于该多相位时钟信号产生单元，用来依据该第一控制信号选择所述多个参考时钟信号其中之一，以输出第一时钟信号；以及
第二选择器，耦接于该多相位时钟信号产生单元，用来依据该第二控制信号选择所述多个参考时钟信号其中另一，以输出第二时钟信号；
其中该第二时钟信号为该第一时钟信号的延迟版本。
6.如权利要求5所述的时钟信号产生装置，其中该多相位时钟信号产生单元为多相位锁相回路电路，包含相位检测器、回路滤波器以及震荡器。
7.如权利要求6所述的时钟信号产生装置，其中该震荡器为环形震荡器，用以产生所述多个参考时钟信号。
8.一种时钟信号产生方法，其包含有：
产生多个参考时钟信号，其中所述多个参考时钟信号彼此之间具有不同的相位；
选择所述多个参考时钟信号其中之一，以输出第一时钟信号；
选择所述多个参考时钟信号其中另一，以输出第二时钟信号，其中该第二时钟信号为该第一时钟信号的延迟版本；
利用该第一时钟信号触发第一缓存单元，以暂存第一数据；以及
运算该第一缓存单元所暂存的该第一数据并产生结果数据，并利用该第二时钟信号触发该第二缓存单元以暂存该结果数据。
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