CN1909373A - 产生扩频及/或超频时钟的方法及其电路 - Google Patents

Abstract

本发明是一种产生扩频及/或超频时钟的电路，包括一第一级电路及一第二级电路，其中该第一级电路是利用吞相位及小数分频技术，实现高的频率分辨率，该第二级电路则利用锁相环，对该第一级电路的输出信号进行倍频处理，以拓扩频率范围。

Description

产生扩频及/或超频时钟的方法及其电路

技术领域

本发明涉及一种频率调制的电子线路，特别涉及一种藉由频率合成技术，以产生扩频及/或超频时钟的电路。

背景技术

近年来，有鉴于市场对高速率(High-Speed)电子装置的大量需求，致其中所使用的许多电路及零件因此产生了电磁波干扰(Electro-MagneticInterference，简称EMI)的问题。由于该高速率电子装置必需在高工作频率的状态下工作，而较高的工作频率却也相对增加电磁波干扰的程度，因此，如何在增加电路工作速度的同时，又能有效降低电磁波干扰的技术，已成为电路设计者及制造业者亟待克服的一议题。

按，现有防电磁波干扰的设计，大致可概分为下列几种：

(1)滤除高电磁波干扰的信号：

欲在如此高工作频率的环境下，滤除高电磁波干扰的信号，似不甚实际，因为此一作法亦将降低整个系统的效能，其虽可藉加装金属遮蔽(MetalShielding)，减少高电磁波干扰的程度，但因其成本太高，又变得不切实际。

(2)降低时钟信号(Clock Signal)的峰值能量(Peak Energy)：

利用频率调制(Frequency Modulation，FM)技术，降低时钟信号中的峰值能量，以一标准的时钟信号为例，参阅图1所示，一信号102是说明时钟信号在基频(Fundamental)为100MHz时的能阶，极接近联邦通信委员会(FCC)所规范的能量限制104，而信号106说明时钟信号在第三谐振频率(3rdHarmonic)为300MHz时的能阶，信号108说明时钟信号在第五谐振频率(5thHarmonic)为500MHz时的能阶。

然而，当该图1的时钟信号经频率调制处理后，该信号102被调制为图2的信号202，该信号202是基频为100MHz时的能阶，而其频率范围是在99MHz与101MHz之间，使得该信号202的能阶远低于联邦通信委员会所规范的能量限制204，而信号106则被调制为图2的信号206，该信号206是在第三谐振频率为300MHz时的能阶，而其频率范围是在297MHz与303MHz之间，信号108则被调制为图2的信号208，该信号208是在第五谐振频率为500MHz时的能阶，而其频率范围是在495MHz与505MHz之间。由图1及图2中可知，在时钟信号被频率调制处理后，其频谱(Spectrum)将扩展分布(Spread Over)在一较宽的频率范围间，以有效降地其峰值能量。

惟，在此需特别注意者，乃对时钟信号进行的调制处理，需非常的精准，否则，经调制处理后的时钟信号，若其中心频率(center frequency)偏离原时钟信号的中心频率太远，极易导致其接收电路(Recipient Circuitry)因时间安排(Timing)问题，而无法正常运作。

(3)使用整数分频电荷泵锁相环：

近年来，一种名为「整数分频电荷泵锁相环(Phase-Locked Loop，PLL)」的电路，被广泛地应用于各种电子装置中，以提供准确的时钟信号，请参阅图3所示，乃一现有的整数分频电荷泵锁相环300，其包括一除M分频器(Divider)302、一鉴频鉴相器(Phase Frequency Detector，简称PFD)304、一电荷泵(Charge Pump，CP)306、一低通滤波器(Low Pass Filter，LPF)318、一压控振荡器(Voltage Control Oscillator，VCO)324、一除P分频器(Divider)326及一除N分频器328。

该整数分频电荷泵锁相环300的输出时钟信号Fout的频率值，即等于输入时钟信号Fin乘以一N/(M×P)的因子。该种现有的整数分频电荷泵锁相环的电路架构，虽能令输出时钟信号Fout具有一较大范围的频率，惟其仍存在下列缺点，特别是针对那些利用较高频率达成同步化(Synchronization)的高速电子装置而言：

a、由于，该除M分频器302的因子M变大时，该整数分频电荷泵锁相环的频带宽度将减小，致锁定时间变大，故无法实现高的频率分辨率；

b、超频结束时会发生过冲；

c、超频过程中频率变化为非线性，易导致相位噪声及抖动过大，可能造成后续接收及使用该时钟信号的系统发生故障。

(4)使用小数分频锁相环：

请参阅图4所示，乃一现有小数分频锁相环，其电路架构与前述现有的整数分频电荷泵锁相环雷同，仅额外增加了一k位累加器329，以根据所输入的参考信号f，控制其除N分频器，选择所使用的除数因子为N或N+1，以令其输出时钟信号Fout的频率值等于Fin×N×(1+f/(2^k))/(M×P)，该种现有的小数分频锁相环虽可实现高的频率分辨率，确保具有较大的锁相环的频带宽度，但仍具有下列缺点：

d、输出频率范围窄；

e、存在小数分频的脊刺(Spur)，易恶化相位噪声。

发明内容

本发明的一目的，是在提供一种产生扩频及/或超频时钟的电路，以拓扩频率范围，实现产生扩频及/或超频的目的。

本发明的另一目的，是在提供一种产生扩频及/或超频时钟的电路，以实现无过冲超频现象及/或超频处理过程中频率的线性。

本发明的再一目的，是在提供一种产生扩频及/或超频时钟的电路，以实现宽的频率范围。

本发明的又另一目的，是在提供一种产生扩频及/或超频时钟的电路，以实现输出时钟的低抖动及/或低相位噪音。

本发明的又再一目的，是在提供一种产生扩频及/或超频时钟的电路，以实现高的频率分辨率。

为便能对本发明的构造、设计原理及其功效，有更进一步的认识与了解，兹列举若干实施例，并配合附图，详细说明如下。

附图说明

图1是一种标准时钟信号的能量波形示意图；

图2是图1所示的时钟信号经频率调制处理后的能量波形示意图；

图3是一种现有的整数分频电荷泵锁相环的电路架构示意图；

图4是一种现有的小数分频锁相环的电路架构示意图；

图5是本发明的一种产生扩频及/或超频时钟的电路架构示意图；

图6是本发明的该电路用于超频时，其一第一级电路的累加器的输入信号Fcode及该第二级电路的一可编程的除N的反馈分频器的时序示意图；

图7是本发明的该电路在扩频尚未打开时，其超频处理过程的实测示意图；

图8是本发明的该电路在扩频已打开时，其超频处理过程的实测示意图；

图9是本发明的该电路的实测扩频波形示意图。

附图符号说明：

第一级电路……401        多相位时钟产生器…402

吞相位电路……403        第一分频器…………404

累加器…………405        扩频电路……………406

超频控制电路…407        求和电路……………408

第二级电路……409        鉴频鉴相器…………410

反馈分频器……411        电荷泵………………412

压控振荡器……413        第二分频器…………414

具体实施方式

本发明是一种产生扩频及/或超频时钟的方法及其电路，其电路结构如图5所示，包括一第一级电路401及一第二级电路409，其中，该第一级电路401是利用吞相位及/或小数分频技术，对该第一级电路401的输入时钟信号Fin，实现高的频率分辨率后，再将该第一级电路401输出的时钟信号Fmid传送至该第二级电路409，该第二级电路409利用锁相环，对该时钟信号Fmid进行倍频处理，以拓展其频率范围。如此，当该电路被用于扩频时，仅需改变该第一级电路401所包含的一累加器405的输入信号Fcode，令其对该第一级电路401的输入时钟信号Fin完成类似于小数分频的处理，而该第二级电路409是一锁相环电路，其是对输入的该时钟信号Fmid进行倍频处理。而当该电路被用于超频时，由于需要宽的频率范围，同时调整该累加器405的输入信号Fcode，及该第二级电路409的一可编程的除N的反馈分频器411的除数因子(或称「分频比」)N值，以确保在超频过程中频率的线性连续。此外，该电路尚可利用动态相位补偿技术，以确保在该可编程的除N的反馈分频器411的除数因子N值改变时，该第二级电路409的一鉴频鉴相器(PhaseFrequency Detector，简称PFD)410的二输入信号Fbck及Fmid间无相位误差，进而确保了输出时钟信号Fout的低抖动及低相位噪音。

在本发明的一较佳实施例中，参阅图5所示，该第一级电路401包括一多相位时钟产生器(Multi-Phase Clock Generator)402、一吞相位电路(PhaseSwallow Circuit)403、一除M的第一分频器(Divider)404、一累加器(Accumulator)405、一扩频电路(Spread Spectrum Circuit，简称SSC)406、一超频控制电路(Over-Clock Control Circuit)407及一求和电路408，其中，该多相位时钟产生器402在接收到一输入时钟信号Fin后，将产生多相位的时钟信号，并将其输出至该吞相位电路403，进行吞相位处理，该吞相位电路403输出的信号，则是传送至该除M的第一分频器404，该除M的第一分频器404再将其输出的处理时钟信号Fmid传送至该累加器405，作为该累加器405的输入信号，该扩频电路406产生扩频信号fcode，该超频控制电路407是根据使用者设定，实现自动超频，其所产生的第一控制信号与该扩频信号fcode是共同传送至该求和电路408(如：加法器)，以根据使用者的需求，控制该扩频信号fcode的超频程度，该求和电路408再将所产生的第二控制信号Fcode传送至该累加器405，使得该累加器405所产生的进位输出信号Co，可作为该吞相位电路403的另一输入信号，用来控制吞噬的相位多寡，并令该吞相位电路403决定选择以哪一相位的时钟信号输出，并对该第一级电路401的输入时钟信号Fin完成类似于小数分频的处理，该累加器405可采用Sigma-Delta的调制技术，可为一阶三角积分调制器(Sigma-Delta Modulator)，以获得更好的相位噪音性能。在本发明的其它实施例中，该累加器405亦可视实际需求，采用一阶以上的调制器。

在该较佳实施例中，复参阅图5所示，该第二级电路409是一锁相环电路，包括一鉴频鉴相器(PFD)410、一可编程的除N的反馈分频器(Divider)411、一电荷泵(CP)412、一压控振荡器(VCO)413及一除P的第二分频器414(Divider)，其中该鉴频鉴相器410的输入信号有二，其一是该第一级电路401的处理时钟信号Fmid，另一则是该可编程的除N的反馈分频器411的输出信号Fbck，而该可编程的除N的反馈分频器411的除数因子N值，是由该超频控制电路407的第一控制信号设定，该鉴频鉴相器410所产生的相位差信号是传送至该电荷泵412，经该电荷泵412处理后，再将其输出的电压信号传送至该压控振荡器413，该压控振荡器413的输出路径有二，其一是作为该可编程的除N的反馈分频器411的输入信号，另一是做为该除P的第二分频器414的输入信号，该除P分频器414的输出信号即为最终所需的输出时钟信号Fout。

该较佳实施例在实际运作过程中，主要是通过该超频控制电路407，根据使用者的设定，调整该可编程的除N的反馈分频器411的除数因子N及输入至该累加器405的第二控制信号Fcode，以实现自动超频的功能，其超频处理是根据下列公式：

           Fout＝Fin*N/{[1+fcode/((2^k)*PH)]*M*P}，

其中PH是代表该多相位时钟产生器402的总相位数。因此，逐步减小该第二控制信号Fcode值，该除P的第二分频器414的输出时钟信号Fout值的频率将会随之增加，其频率分辨率为：

             Resolution＝Fin*N/[(2^k)*PH*M*P]，

当该第二控制信号Fcode值变为0时，欲进一步提高该输出时钟信号Fout值的频率，必需将该可编程的除N的反馈分频器411的除数因子(即分频比)由N变为N+1，此时，由于除数因子的改变会使该鉴频鉴相器410与该压控振荡器413间产生一个周期的相位误差，故为确保输出低相位的噪声，必需对其进行动态相位补偿(dynamic phase compensation)，即当该可编程的除N的反馈分频器411的除数因子由N变为N+1时，输入至该累加器405的第二控制信号Fcode也同时变成一个补偿值(Offset)，从而消除该鉴频鉴相器410所侦测到的二输入信号Fbck及Fmid间的相位误差，以确保其输出信号的频率呈连续线性平滑。参阅图6所示，是该较佳实施例被用于超频处理时，输入至该累加器405的第二控制信号Fcode及该可编程的除N的反馈分频器411的除数因子N的实测时序示意图，其中该第二控制信号Fcode及该除数因子N值的变化，是由该超频控制电路407，根据使用者的设定，操控完成，以实现超频的功能，其超频过程可由第7及8图所示，其整个超频过程完全呈线性且无过冲，并可保持好的相位噪声。

而该较佳实施例在进行扩频处理时，该扩频电路406将产生所需的扩频序号fcode，该超频控制电路407则根据使用者的设定，控制该扩频信号fcode的超频程度，再依序通过该求和电路408及该累加器405，来控制该吞相位电路403吞噬相位的多寡，并选择以哪一相位的时钟信号输出，达到改变输出频率的目的，获得更好的相位噪音性能，其实测的扩频波形将如图9所示。

在本发明的另一实施例中，该电荷泵412是包括一低通滤波器(Low PassFilter，LPF)；该除P的第二分频器414可依据设计需求的不同，可省略不用；该第二级电路409可为一锁相环(Phase-Locked Loop，PLL)或为一延迟锁环(Delay-Locked Loop，DLL)；该扩频电路406、该超频控制电路407、及该求和电路408可合称为一「扩频或超频控制电路」；而该多相位时钟产生器402可为一锁相环(PLL)或为一延迟锁环(DLL)。

以上所述，仅是本发明的较佳实施例，惟，本发明所主张的权利范围，并不局限于此，按凡熟悉该项技艺人士，依据本发明所揭露的技术内容，可轻易思及的等效变化，均应属不逃脱本发明的保护范畴。

Claims (11)

1.一种产生扩频及/或超频时钟的电路，该电路包括：

一第一级电路，是对该第一级电路的输入时钟信号，进行吞相位处理及小数分频处理至少其中之一，以产生一处理时钟信号；

一第二级电路，耦接该第一级电路，是对该处理时钟信号，进行倍频处理以输出一输出时钟信号；

其中，改变该第一级电路所包含的一累加器的输入信号，令该累加器对该第一级电路的输入时钟信号完成小数分频处理，以达到该输出时钟信号具有扩频的特性；

其中，调整该累加器的输入信号，及该第二级电路所包含的一反馈分频器的除数因子，以达到该输出时钟信号具有超频的特性。

2.如权利要求1所述的电路，其中，该第一级电路包括：

一多相位时钟产生器，在接收到该输入时钟信号后，将产生多相位时钟信号；

一吞相位电路，是对该多相位时钟信号，进行吞相位处理；

一第一分频器，是对该吞相位电路传来的信号，进行分频处理；

一扩频电路，是用以产生扩频信号；

一超频控制电路，是根据使用者的设定产生信号，以实现自动超频；

一求和电路，是接收该扩频电路及该超频控制电路传来的信号，并进行相加处理，以根据使用者的设定，控制该扩频信号的超频程度；以及

该累加器，其是接收来自该第一分频器及该求和电路的输出信号，产生进位信号，传送至该吞相位电路，以控制吞噬的相位多寡，并令该吞相位电路决定选择以哪一相位的时钟信号输出。

3.如权利要求2所述的电路，其中，该累加器是一三角积分调制器。

4.如权利要求2所述的电路，其中，该第二级电路是一锁相环电路。

5.一种产生扩频及/或超频时钟的电路，该电路包括：

一第一级电路，包括：

一多相位时钟产生器，接收一输入时钟信号，以产生多相位时钟信号；

一累加器，用以输出一进位信号；

一吞相位电路，是依据该进位信号来对该多相位时钟信号进行吞相位处理；以及

一第一分频器，是对该吞相位电路输出的信号，进行分频处理以输出一处理时钟信号；

以及

一第二级电路，耦接该第一级电路，接收该处理时钟信号以及一第一控制信号，输出一输出时钟信号，该第二级电路包括：

一反馈分频器，具有一除数因子，该反馈分频器依据该第一控制信号调整该除数因子；

其中，该输出时钟信号是该处理时钟信号以及该除数因子相对应。

6.如权利要求5所述的电路，其中，该累加器接收一第二控制信号，并依据该第二控制信号输出该进位信号。

7.如权利要求6所述的电路，其中，该扩频或超频控制电路包括：

一超频控制电路，用以输出该第一控制信号；

一扩频控制电路，用以输出一扩频信号；以及

一求和电路，加总该第一控制信号及该扩频信号，输出该第二控制信号。

8.一种产生扩频及/或超频时钟的方法，该方法包括：

接收一输入时钟信号，以产生多相位时钟信号；

输出一进位信号；

依据该进位信号来选择该多相位时钟信号其中之一，以输出一吞相位信号；

分频该吞相位信号以输出该一处理时钟信号；

依据一第一控制信号决定一除数因子；以及

依据该除数因子，分频该处理时钟信号以输出一输出时钟信号。

9.如权利要求8所述的方法，其中，调整该第一控制信号，以使得该输出时钟信号具有超频的特性。

10.如权利要求8所述的方法，该方法还包括接收一第二控制信号，并依据该第二控制信号调整该进位信号。

11.如权利要求10所述的方法，其中，调整该第二控制信号及该除数因子，以使得该输出时钟信号具有超频的特性。

Images