DE10241991A1 - Phasenregelkreis mit veränderbarer Bandbreite - Google Patents

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Abstract

Der erfindungsgemäße Phasenregelkreis mit veränderbarer Bandbreite weist einen Vorwärtspfad (12) und einen Rückkopplungspfad (13) auf. Zudem ist ein erster Frequenzteiler (8') mit einem einstellbaren ersten Teilerwert (R) im Vorwärtspfad (12) und ein zweiter Frequenzteiler (5) mit einem einstellbaren zweiten Teilerwert (N) im Rückkopplungspfad (13) vorgesehen. Weiterhin ist eine Steuereinheit (11) zur Vorgabe des ersten und des zweiten Teilerwertes (R, N) vorgesehen, welche derart ausgebildet ist, dass dabei das Verhältnis (R/N) aus erstem zu zweitem Teilerwert (R, N) konstant bleibt.

Description

  • Die Erfindung betrifft einen Phasenregelkreis mit veränderbar Bandbreite für die Frequenzmodulation eines Senders, wie er beispielsweise in einem Mobilfunksystem Verwendung finden kann.
  • Mit einer ΣΔ-Fractional-N-Phasenregelschleife, im folgenden auch als ΣΔ-Fractional-N-PLL oder auch nur als PLL bezeichnet, kann mit geringem Aufwand ein Senderkonzept für ein modernes Mobilfunksystem zur Frequenzmodulation realisiert werden.
  • Die PLL 10, wie sie in 1 gezeigt ist, besteht aus einem Phasen-Frequenzdetektor 1, einer Charge-Pump 2, die auch als Ladungspumpe bezeichnet wird, einen Loop-Filter 3, das auch als Schleifenfilter bezeichnet wird, einem spannungsgesteuerten Oszillator 4, kurz VCO, und einem Frequenzteiler 5. An einem Eingang der PLL 10 liegt eine Referenzfrequenz fref an, deren Phase mittels dem Phasen-Frequenzdetektor 1 mit der Phase einer Frequenz fdiv verglichen wird, welche sich aus einer durch einen Teilerwert N geteilten Ausgangsfrequenz fvco ergibt. Gegebenenfalls wird vom Phasen-Frequenzdetektor 1 ein Stellsignal erzeugt und der Ladungspumpe 2 zugeführt, welche davon abhängig eine Spannung U erzeugt, die mittels dem Filter 3 gefiltert als Tuningspannung UVCO am Eingang des spannungsgesteuerten Oszillators 4 anliegt. Dieser wiederum erzeugt die von der Tuningspannung UVCO abhängige Ausgangsfrequenz fvco.
  • Die gewünschte Frequenzmodulation erfolgt digital über eine Variation des Frequenzteilerwerts N unter Zuhilfenahme eines FΔ-Modulators 6. Mittels eines Summierers 7 werden digitale Sendedaten D mit einem Kanalwort KW verknüpft und dem ΣΔ-Modulator 6 zugeführt, der dann daraus den Teilerwert N be stimmt und dem Frequenzteiler 5 zur Verfügung stellt. Das Kanalwort KW gibt dabei den Kanal vor.
  • Bei Verwendung eines nicht integrierenden Schleifenfilters 3 ist die Übertragungsbandbreite der Phasenregelschleife 10 direkt proportional zur VCO-Steilheit Kvco. Die Übertragungsfunktion H(jω) der geschlossenen Regelschleife 10 bestimmt sich zu:
    Figure 00020001
    wobei
    ?vco die Phase am PLL-Ausgang,
    ?ref die Phase am PLL-Eingang,
    ω die Kreisfrequenz und
    N der Teilerwert ist.
  • Die Wahl der Bandbreite der Phasenregelschleife 10 ist hierbei von großer Bedeutung. Zum einen müssen Rauschanforderungen, zum Beispiel die Einhaltung der spektralen Sendemaske, beachtet werden, was die Wahl einer geringen Bandbreite bedeutet. Zum anderen erfordert die Übertragung der modulierten Daten im Gegensatz dazu eine möglichst große Bandbreite. Die Bandbreite der PLL 10 muss daher auf die entsprechenden Bedürfnisse, hohe Rauschanforderungen oder hohe Datenübertragungsrate, genau einstellbar sein.
  • Bei dem im Stand der Technik „A 27-mW CMOS Fractional-N Synthesizer Using Digital Compensation for 2.5-Mb/s GFSK Modulation", Michael H. Perrott et al., IEEE JOURNAL OF SOLID-STATE CIRCUITS, Vol. 32, No. 12, December 1997, p. 2048–2060 beschriebenen Konzept wird aufgrund der Rauschanforderungen die Bandbreite der Regelschleife deutlich kleiner ausgelegt als dies für die optimale Übertragung der modulierten Daten erforderlich ist. Die Datenübertragungsrate ist daher zu Gunsten der Rauschanforderungen stark begrenzt. Um diesen Fre quenzgang des Schleifenfilters zu kompensieren, werden die digitalen Daten mit Hilfe eines Kompensationsfilters zuerst digital kompensiert, wie dies in 2 auf Seite 2049 der oben genannten Druckschrift gezeigt ist. Dieses Konzept hat jedoch den Nachteil, dass eine hohe Matching-Genauigkeit zwischen dem digitalen Kompensations- und dem analogen Schleifenfilter erforderlich ist.
  • Alternativ dazu kann zur Kompensation der reduzierten Bandbreite die sogenannte Zwei-Punkt-Modulation eingesetzt werden. Hierbei erfolgt die Modulation gleichzeitig über den Frequenzteiler und über einen analogen Modulationspunkt am Eingang des VCO, was einer Hochpass-Übertragungsfunktion entspricht. Der Modulationspunkt wirkt über eine Tiefpass-Übertragungsfunktion durch die geschlossene Regelschleife auf den Ausgang der PLL. Somit ergibt sich in der Summe eine konstante Übertragungsfunktion für die Daten.
  • Eine Aufgabe der Erfindung ist es, einen Phasenregelkreis mit einstellbarer Bandbreite anzugeben, bei dem eine genaue Einstellung der Bandbreite möglich ist, um eine wahlweise Anpassung entweder an die Rauscherfordernisse oder die gewünschte Datenübertragungsrate zu erreichen.
  • Die Aufgabe wird durch einen Phasenregelkreis mit einstellbarer Bandbreite mit den Merkmalen gemäß Patentanspruch 1 gelöst.
  • Der erfindungsgemäße Phasenregelkreis mit veränderbarer Bandbreite weist einen Vorwärtspfad und einen Rückkopplungspfad auf. Zudem ist ein erster Frequenzteiler mit einem einstellbaren ersten Teilerwert im Vorwärtspfad und ein zweiter Frequenzteiler mit einem einstellbaren zweiten Teilerwert im Rückkopplungspfad vorgesehen. Weiterhin ist eine Steuereinheit zur Vorgabe des ersten und des zweiten Teilerwerts vorgesehen, welche derart ausgebildet ist, dass dabei das Verhältnis aus erstem zu zweitem Teilerwert konstant bleibt.
  • Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den in den abhängigen Patentansprüchen angegebenen Merkmalen.
  • In einer Ausführungsformen des erfindungsgemäßen Phasenregelkreises ist ein Phasen-Frequenzdetektor vorgesehen, welcher dem ersten und dem zweiten Frequenzteiler nachgeschaltet ist.
  • In einer weiteren Ausführungsform der Erfindung ist der erste Frequenzteiler ein Multiplexer mit mehreren Multiplexereingängen und einem Multiplexerausgang. An die Multiplexereingänge ist ein um verschiedene Phasen verschobenes Referenzsignal anlegbar und auf den Multiplexerausgang durchschaltbar.
  • In einer vorteilhaften Weiterbildung der Erfindung ist eine Phasenauswahleinheit vorgesehen, die zwischen die Steuereinheit und den Multiplexer geschaltet ist und zur Auswahl des Multiplexereingangs dient, der mit dem Multiplexerausgang verbunden werden soll.
  • In einer weiteren vorteilhaften Ausführungsformen der Erfindung ist zwischen die Steuereinheit und den Frequenzteiler ein ΣΔ-Modulator geschaltet.
  • Vorteilhafter Weise ist im erfindungsgemäßen Phasenregelkreis ein Summierer vorgesehen, der zwischen die Steuereinheit und den ΣΔ-Modulator geschaltet ist, um zu einem Kanalwort und einem digitalen Datensignal einen von der Steuereinheit erzeugbaren Teilersteuerwert zu addieren.
  • Des weiteren ist es von Vorteil, im Vorwärtspfad des Phasenregelkreises ein Schleifenfilter vorzusehen.
  • In einer weiteren Ausgestaltungsform der Erfindung ist das Schleifenfilter als nicht integrierendes Filter erster Ordnung ausgebildet.
  • Bei einer Ausführungsform der Erfindung ist eine Ladungspumpe vorgesehen, die dem Phasen-Frequenzdetektor nachgeschaltet ist.
  • Schließlich kann der erfindungsgemäße Phasenregelkreis einen spannungsgesteuerten Oszillator aufweisen, der im Vorwärtspfad angeordnet ist.
  • Die Erfindung wird nachfolgend an mehreren Ausführungsbeispielen anhand von Zeichnungen näher erläutert.
  • Es zeigen:
  • 1 einen Phasenregelkreis wie er aus dem Stand der Technik bekannt ist,
  • 2 in Form eines Blockschaltbilds eine erste Ausführungsform des Phasenregelkreises mit veränderbarer Bandbreite gemäß der Erfindung,
  • 3 eine mögliche Ausführungsform des Schleifenfilters, welches bei der Erfindung zum Einsatz kommen kann und
  • 4 in Form eines Blockschaltbilds eine zweite Ausführungsform des Phasenregelkreises mit veränderbarer Bandbreite gemäß der Erfindung.
  • Bei dem in 2 gezeigten Ausführungsbeispiel des erfindungsgemäßen Phasenregelkreises mit einstellbarer Bandbreite wird die Referenzfrequenz fref mit einem Referenzteiler 8 durch den Referenzteilerwert R geteilt und liegt als geteilte Frequenz fdivR am ersten Eingang des Phasen-Frequenzdetektors 1 an. Am zweiten Eingang des Phasen-Frequenzdetektors 1 liegt eine geteilte Frequenz fdivN an, die aus der Ausgangsfrequenz fout gebildet wurde. Die Ausgangsfrequenz fout wurde dazu durch einen Hochfrequenzteilerwert N mittels eines Hochfre quenzteilers 5 geteilt. Falls der Phasen-Frequenzdetektor 1 eine Regeldifferenz zwischen der Phase der ersten geteilten Frequenz fdivR und der Phase der zweiten geteilten Frequenz fdivN feststellt, erzeugt er ein entsprechendes Steuersignal, so dass die Ladungspumpe 2 eine angepasste Ausgangsspannung U erzeugt. Diese wird mittels des Schleifenfilters 3 gefiltert und als Tuningspannung UVCO dem spannungsgesteuerten Oszillator 4 zugeführt. Dieser erzeugt eine entsprechend angepasste Ausgangsfrequenz fout, welche dann im Rückkopplungszweig 13 wieder auf den Hochfrequenzteiler 5 geführt wird.
  • Der Referenzteiler 8, der Phasen-Frequenzdetektor 1, die Ladungspumpe 2, das Schleifenfilter 3 und der spannungsgesteuerte Oszillator 4 liegen im Vorwärtspfad 12 der Phasenregelschleife, wohingegen der Hochfrequenzteiler 5 im Rückkopplungspfad 13 der Phasenregelschleife liegt.
  • Der Referenzteiler 8 und der Hochfrequenzteiler 5 weisen zusätzlich jeweils einen Steuereingang 85 beziehungsweise 55 auf, über den der Referenzteilerwert R beziehungsweise der Hochfrequenzteilerwert N vorgebbar sind. Werden mittels einer Steuereinheit 11 der Referenzteilerwert R und der Hochfrequenzteilerwert N gemeinsam derart geändert, dass das Verhältnis aus Referenzteilerwert und Hochfrequenzteilerwert R/N konstant bleibt, ist die Bandbreite der PLL veränderbar, ohne dass dies einen Einfluss auf die Eckfrequenz oder die Ausgangsfrequenz fout der PLL hat.
  • Das heißt, die Einstellung beziehungsweise Änderung der Bandbreite der PLL erfolgt bei der Erfindung durch die gleichzeitige Variation des Referenzteilerwerts R im Referenzteiler 8 und des Hochfrequenzteilerwerts N im Hochfrequenzteiler 5. Werden der Referenzteilerwert R und der Hochfrequenzteilerwert N um den gleichen relativen Faktor geändert, bleibt die Ausgangsfrequenz fout
    Figure 00070001
    unverändert, da die Ausgangsfrequenz fout über das Verhältnis Hochfrequenzteilerwert zu Referenzteilerwert N/R festgelegt ist. Die Phasenvergleichsfrequenzen fdivR und fdivN sind aufgrund der relativen Änderung des Referenzteilerwerts R und des Hochfrequenzteilerwerts N entsprechend erhöht beziehungsweise erniedrigt, so dass die PLL-Bandbreite um einen relativen Faktor variiert wird.
  • Die PLL-Übertragungsfunktion H(jω) mit einem allgemeinen Schleifenfilter Z(jω) ergibt sich zu:
    Figure 00070002
    wobei KPD die Steilheit des Phasen-Frequenzdetektors ist. Für den Fall eines nicht integrierenden Schleifenfilters 3, das in 3 gezeigt ist, bestimmt sich die 3 dB Eckfrequenz ω3dB zu:
    Figure 00070003
    wobei R0 der gegen Masse geschaltete Widerstand des Schleifenfilters ist.
  • Die Eckfrequenz ω3dB ist somit unabhängig vom Referenzteilerwert R. Die Ausgangsfrequenz fout bleibt hierbei ebenfalls unverändert.
  • In 3 ist der Aufbau des Schleifenfilters 3 im Detail gezeigt. Der Ausgang der Ladungspumpe 2 ist mit einem ersten Anschluss eines ersten Widerstands R1 und mit einem ersten Anschluss eines zweiten Widerstands R0 verbunden. Der Eingang des spannungsgesteuerten Oszillators 4 ist mit einem ersten Anschluss eines Kondensators C1 und dem zweiten Anschluss des Widerstands R1 verbunden. Der zweite Anschluss des Widerstands R0 liegt ebenso wie der zweite Anschluss des Kondensators C1 auf Masse. Das in 3 gezeigte Schleifenfilter 3 bildet einen nicht integrierendes Schleifenfilter erster Ordnung.
  • In 4 ist eine zweite Ausführungsform des erfindungsgemäßen Phasenregelkreises mit einstellbarer Bandbreite in Form eines Blockdiagramms gezeigt. Gegenüber der in 2 gezeigten Ausführungsform des Phasenregelkreises wird ein modifizierter Referenzteiler 8' verwendet, dessen Steuereingang 85 über eine Einheit zur Phasenauswahl 9 angesteuert wird. Der modifizierte Referenzteiler 8' weist einen Multiplexer mit 4 Multiplexereingängen 81, 82, 83 und 84 auf. Am Multiplexereingang 81 liegt das Referenzsignal mit der Referenzfrequenz fref ohne Phasenverschiebung, das heißt mit ϕ = 0° an. Am Multiplexereingang 82 liegt das Referenzsignal mit einer Phasenverschiebung von ϕ = 90° an. Am Multiplexereingang 83 liegt das Referenzsignal mit einer Phasenverschiebung von ϕ = 180° und am Multiplexereingang 84 mit einer Phasenverschiebung von ϕ = 270° an. Die Einheit zur Phasenauswahl 9 bestimmt nun welcher der Multiplexereingänge 81 bis 84 auf den Multiplexeraungang geschaltet werden soll. Sowohl die Einheit zur Phasenverschiebung 9 als auch der Hochfrequenzteiler 5 werden über die Steuereinheit 11 gesteuert. Zur Steuerung des Hochfrequenzteilers 5 erzeugt die Steuereinheit 11 einen Teilersteuerwert BW, welcher mit dem Summierer 7 mit dem Kanalwort KW und dem digitalen Datensignal D verknüpft und über den ΣΔ-Modulator 6 auf den Steuereingang des Hochfrequenzteilers 5 geführt wird.
  • Bei dem in 4 gezeigten Ausführungsbeispiel ermöglicht der Referenzteiler 8 Referenzteilerwerte R von 1/1,25, 1/1,5 und 1/1,75. Die PLL-Bandbreite kann bei entsprechender Änderung des Hochfrequenzteilerwerts N um 25 %, 50 % und 75 verändert werden. Die Änderung des Hochfrequenzteilerwerts N erfolgt hier durch eine zusätzliche Addition eines Teilersteuerwerts BW zum Kanalwort KW.
  • Die Erfindung ist auch für Integer-N-PLLs verwendbar, wobei die Änderung des Hochfrequenzteilerwerts N dann direkt und nicht über den ΣΔ-Modulator 6 erfolgt.
    •
    • 1
    Phasenfrequenzdetektor
    2
    Ladungspumpe
    3
    Schleifenfilter
    4
    VCO
    5
    erster Frequenzteiler, Hochfrequenzteiler
    6
    FΔ-Modulator
    7
    Summierer
    8
    zweiter Frequenzteiler, Referenzfrequenzteiler
    8'
    modifizierter Frequenzteiler
    81–84
    Multiplexereingänge
    9
    Steuerung für die Phasenauswahl
    10
    PLL
    11
    Steuereinheit
    12
    Vorwärtszweig
    13
    Rückkopplungspfad
    N
    erster Teilerwert
    R
    zweiter Teilerwert
    U
    Ausgangsspannung der Ladungspumpe
    KW
    Kanalwort
    D
    digitale Signaldaten
    WCO
    Tuningspannung
    fout
    Ausgangsfrequenz
    fref
    Referenzfrequenz
    fdivN
    durch N geteilte Ausgangsfrequenz
    fdivR
    durch R geteilte Referenzfrequenz
    R0
    Widerstand
    R1
    weiterer Widerstand
    C1
    Kondensator

Claims (10)

  1. Phasenregelkreis mit veränderbarer Bandbreite, mit einem Vorwärtspfad (12) und einem Rückkopplungspfad (13), mit einem ersten Frequenzteiler mit einem einstellbaren ersten Teilerwert (R) im Vorwärtspfad (12), mit einem zweiten Frequenzteiler mit einem einstellbaren zweiten Teilerwert (N) im Rückkopplungspfad (13), mit einer Steuereinheit (11) zur Vorgabe des ersten und des zweiten Teilerwerts (N, R), welche derart ausgebildet ist, dass dabei das Verhältnis von erstem zu zweitem Teilerwert (N, R) konstant bleibt .
  2. Phasenregelkreis nach Patentanspruch 1, mit einem Phasen-Frequenzdetektor (1), welcher dem ersten und dem zweiten Frequenzteiler (5, 8) nachgeschaltet ist.
  3. Phasenregelkreis nach Patentanspruch 1 oder 2, bei dem der erste Frequenzteiler (8) ein Multiplexer mit mehreren Multiplexereingängen (81–84) und einem Multiplexerausgang ist, wobei an die Multiplexereingänge (81–84) ein um verschiedene Phasen verschobenes Referenzsignal anlegbar und auf den Multiplexerausgang durchschaltbar ist.
  4. Phasenregelkreis nach Patentanspruch 3, bei dem eine Phasenauswahleinheit (9) vorgesehen ist, die zwischen die Steuereinheit (11) und den Multiplexer geschaltet ist, und zur Auswahl des Multiplexereingangs (81–84) dient, der mit dem Multiplexerausgang verbunden werden soll.
  5. Phasenregelkreis nach einem der Patentansprüche 1 bis 4, bei dem zwischen die Steuereinheit (11) und den zweiten Frequenzteiler (5) ein ΣΔ-Modulator (6) geschaltet ist.
  6. Phasenregelkreis nach Patentanspruch 5, bei dem ein Summierer (7) vorgesehen ist, der zwischen die Steuereinheit (11) und den ΣΔ-Modulator (6) geschaltet ist, um zu einem Kanalwort (KW) und einem digitalen Datensignal (D) einen von der Steuereinheit (11) erzeugbaren Teilersteuerwert (BW) zu addieren.
  7. Phasenregelkreis nach einem der Patentansprüche 1 bis 6, bei dem ein Schleifenfilter (3) vorgesehen ist, das im Vorwärtspfad (12) angeordnet ist.
  8. Phasenregelkreis nach Patentanspruch 7, bei dem das Schleifenfilter (3) ein nicht integrierendes Filter erster Ordnung ist.
  9. Phasenregelkreis nach einem der Patentansprüche 1 bis 8, bei dem eine Ladungspumpe (2) vorgesehen ist, die dem Phasen-Freguenzdetektor (1) nachgeschaltet ist.
  10. Phasenregelkreis nach einem der Patentansprüche 1 bis 9, bei dem ein spannungsgesteuerter Oszillator (4) vorgesehen ist, der im Vorwärtspfad (12) angeordnet ist.
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