DE10028069A1 - Verfahren zur Erzeugung einer Frequenz mittels PLL-Schaltung - Google Patents
Verfahren zur Erzeugung einer Frequenz mittels PLL-SchaltungInfo
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Abstract
Bei bekannten PLL-Schaltungen wird das Ausgangssignal am Phasendetektor verändert, um das Einschwingen auf die gewünschte Frequenz zu beschleunigen. DOLLAR A Bei diesem Verfahren werden über mindestens einen Schalter die beiden Vergleichsfrequenzen, die dem Phasendetektor zugeführt werden, gleichzeitig um Faktoren verändert. Zur Grobeinstellung, die den Abgleichvorgang beschleunigt, werden die Vergleichsfrequenzen um einen Faktor erhöht. Dann werden zur Feinabstimmung, welche die Schrittweite festlegt, die erhöhten Vergleichsfrequenzen wieder um einen Faktor reduziert. DOLLAR A Das Verfahren zum Frequenzabgleich für PLL-Schaltungen wird vor allem dort verwendet, wo ein Frequenzwechsel schnell und unhörbar vonstatten gehen muss, wie es beispielsweise bei RDS-Anwendungen in Rundfunkgeräten vorteilhaft ist.
Description
Die Erfindung betrifft ein Verfahren zur Erzeugung einer Schwingung, die
eine Sollfrequenz aufweist, mittels einer PLL (Phase-Locked-Loop)-Schaltung
nach dem Oberbegriff des Patentanspruchs 1.
Bisherige PLL Schaltungen umfassen einen Oszillator, im folgenden
Referenzoszillator genannt, zur Bereitstellung einer Referenzfrequenz,
einen spannungsgesteuerten Oszillator, im folgenden VCO (Voltage
Control Oszillator) genannt, der eine Schwingung erzeugt, welche eine
Ausgangsfrequenz aufweist, die auf eine Sollfrequenz geregelt wird.
Ferner weist die PLL-Schaltung einen oder mehrere Frequenzteiler auf,
welche die am Ausgang des VCO abgreifbare Ausgangsfrequenz teilen,
um die dabei erhaltene Schwingung mit der ebenfalls über einen
Frequenzteiler geteilte Referenzschwingung bezüglich ihrer Phase und
damit auch ihrer Frequenz zu vergleichen, einen Phasendetektor, der
diesen Vergleich durchführt und eine Ansteuerung, bestehend aus einer
Ladungspumpe und einem Schleifenfilter, welcher die Impulse des
Phasendetektors in eine Gleichspannung umwandelt. Diese
Gleichspannung dient als Steuerspannung für den VCO. Die
Ausgangsfrequenz des freischwingenden VCO wird mit wenigstens einem
der Frequenzteiler auf eine erste Vergleichsfrequenz heruntergeteilt und
zusammen mit einer hochkonstanten zweiten Vergleichsfrequenz, welche
vom Referenzoszillator über einen diesem nachgeschalteten
Frequenzteiler geliefert wird, dem Phasendetektor zugeführt.
Nachteilig hierbei ist jedoch, dass diese Schaltung ungünstige
Umschaltcharakteristika zeigt. Bei der Wahl von kleinen Vergleichs
frequenzen wird die Einschwingzeit sehr lang. Um kurze Einschwingzeiten
zu erzielen müssten höhere Vergleichsfrequenzen und damit größere
Schrittweiten gewählt werden.
Um systembedingte Störungen, wie beispielsweise das Phasenrauschen
einer PLL-Schaltung, zu unterdrücken, sollte die PLL-Schaltung eine hohe
Zeitkonstante im Schleifenfilter bei einer kleinen Vergleichsfrequenz
aufweisen. Dies steht aber im Konflikt mit der Tatsache, dass für einen
schnellen Frequenzwechsel eine möglichst kleine Zeitkonstante im
Schleifenfilter benötigt wird.
Um mit den gegebenen Randbedingungen noch möglichst schnelle
Frequenzwechsel machen zu können, kann entweder der Strom in der
Ladungspumpe während des Wechsels umgeschaltet werden oder aber
der Filter kann während des Frequenzwechsels umgeschaltet werden. In
beiden Fällen wird die Zeitkonstante des Filters reduziert, um mit temporär
erhöhtem Phasenrauschen einen schnelleren Frequenzwechsel
durchzuführen.
In der DE 40 08 245 A1 wird, um einen schnellen Frequenzwechsel
durchzuführen, die Steuerspannung des VCOs abgegriffen und über
einen Trennverstärker mit hochohmigem Eingang und je einem
Kondensator den Eingängen der steuerbaren Stromquellen, insbesondere
Ladungspumpen, zugeführt.
In der DE 35 44 622 A1 wird eine Schaltungsanordnung für eine
herkömmliche PLL-Schaltung mit verkürzter Einrastdauer offenbart, bei
dem ein Regelglied das Steuersignal für den VCO in Abhängigkeit vom
Ausgangssignal des Phasendetektors verstärkt.
In der DE 42 32 609 A1 wird eine PLL-Schaltung offenbart, bei der die
Frequenzteiler Synchronisationseingänge und Synchronisations-
Einrichtungen aufweisen, die zu einem bestimmten Zeitpunkt nach dem
Frequenzwechsel einen Synchronisationsimpuls abgeben.
Nachteilig bei diesen Verfahren ist es jedoch, dass die minimale Zeit für
den Frequenzwechsel bei diesen Methoden weiterhin durch die
Vergleichsfrequenz begrenzt wird, da für den Wechsel auf die neue
Frequenz eine minimale Anzahl von Frequenzvergleichen erforderlich ist,
bevor die neue Frequenz eingeregelt wird. Ferner ist der Kosten- und der
Schaltungsaufwand für schnelle PLL-Schaltungen mit geringem
Phasenrauschen sehr hoch.
Aufgabe der Erfindung ist es, einen schnellen Frequenzwechsel trotz
einer vorgegebenen kleinen Vergleichsfrequenz mit einem geringen
Schaltungsaufwand durchzuführen.
Die Aufgabe der Erfindung wird durch die Merkmale im Kennzeichen des
Patentanspruchs 1 gelöst. Hierbei werden zuerst zur Grobeinstellung die
Tellerfaktoren der Frequenzteiler erniedrigt, um die Vergleichsfrequenz
zeitweise zu erhöhen und anschließend zur Feinabstimmung wieder die
unveränderten Tellerfaktoren verwendet, mit der die Vergleichsfrequenz
so niedrig ist, dass die benötigte Schrittweite erreicht wird.
Die Vorteile der Erfindung sind die Aufhebung der Begrenzung durch die
Vergleichsfrequenz. Es können schnelle Frequenzwechsel ohne
Einbußen beim Phasenrauschen durchgeführt werden. Auch können die
beiden Vergleichsfrequenzen schneller synchronisiert werden. Des
weiteren lässt sich dieses beschleunigte Einschwingen der
Ausgangsfrequenz auf die gewünschte Sollfrequenz kostengünstig und
einfach durchführen.
Vorteilhafte Weiterbildungen ergeben sich aus den Unteransprüchen.
Hierbei wird die PLL-Schaltung mit mindestens einem Schalter
ausgestattet, mit dem die Teilerfaktoren für die Einstellung der
Vergleichsfrequenz gleichzeitig erhöht werden können. Ferner wird die
Schaltvorrichtung automatisch vom Phasendetektor gesteuert. Dabei
vergrößert sich die Vergleichsfrequenz nicht nur um einen Faktor, sondern
der Faktor zur Erhöhung der Vergleichsfrequenz wird in Abhängigkeit vom
Ergebnis des Phasendetektors während eines Abgleichs mehrfach
verändert. Auch erweist sich das Verfahren nicht nur in Verbindung mit
einem herkömmlichen PLL-Kreis als besonders vorteilhaft, sondern kann
mithilfe eines fractional PLL-Kreises sogar noch verbessert werden.
Die Erfindung soll nachfolgend anhand von zwei Ausführungsbeispielen
und Figuren näher erläutert werden. Es zeigen
Fig. 1 schnelle PLL-Schaltung,
Fig. 2 schnelle fractional PLL-Schaltung.
Fig. 1 zeigt eine schnelle PLL-Schaltung. Hierbei erzeugt ein
spannungsgesteuerter Oszillator 1, nachfolgend VCO genannt, eine
Schwingung mit der variablen Frequenz fAUS, die am Ausgang der PLL-
Schaltung zur Verfügung steht. Diese Ausgangsfrequenz fAUS soll auf eine
Sollfrequenz fSOLL geregelt werden. Im Anwendungsbeispiel beträgt die
Ausgangsfrequenz fAUS = 80 MHz und die einzustellende Sollfrequenz wird
mit fSOLL = 100,0125 MHz beaufschlagt. Jeder Sollfrequenz fSOLL sind in
einem oder mehreren Speichern 7, 10 Teilerfaktoren R und N zugeordnet,
da aufgrund der benötigten Schrittweite nur Bruchteile der Frequenzen
miteinander verglichen werden sollen. In diesem Anwendungsbeispiel wird
der eine Teilerfaktor R einer Referenzfrequenz fREF zugeordnet und der
andere Teilerfaktor N der Ausgangsfrequenz fAUS. Die Referenzfrequenz
fREF wird in einem Referenzoszillator 4 erzeugt. Sie ist konstant und
zeichnet sich dadurch aus, dass sie sehr rein und stabil ist. Im
Anwendungsbeispiel beträgt sie fREF = 4 MHz. Die Teilerfaktoren R, N
bestimmen das Teilverhältnis der Frequenzteiler 5, 8 mit denen die
Referenzfrequenz fREF und die Ausgangsfrequenz fAUS verändert,
insbesondere verkleinert werden. Im Anwendungsbeispiel betragen die
Teilerfaktoren für eine Sollfrequenz von fSOLL = 100,0125 MHz: N = 8001
und R = 320. Sind die Schaltvorrichtungen 6, 9 nicht aktiviert, so erzeugt
der Frequenzteiler 5 aus der konstanten Referenzfrequenz fREF = 4 MHz
eine konstante erste Vergleichsfrequenz mit fV1 = 12,5 kHz und der andere
Frequenzteiler 8 aus der veränderlichen Ausgangsfrequenz fAUS = 80 MHz
eine veränderliche zweite Vergleichsfrequenz mit = 9,99875 kHz. Diese
beiden Vergleichsfrequenzen fV1, fV2 werden im Phasendetektor 3
verglichen. Der digitale Phasendetektor 3 ist mit einer Ansteuerung 2
verbunden, mit welcher der VCO 1 betrieben wird. Digitale
Phasendetektoren geben ein Steuersignal ab, dessen Richtung und
Dauer der Phasenabweichung der beiden Vergleichsfrequenzen fV1, fV2
entspricht. Im einfachsten Fall können am Ausgang des Phasendetektors
aufgrund des Vergleichs drei Signale anstehen, wie beispielsweise "+1", "-1",
"0". Bei "+1" wird die Spannung in der Ansteuerung 2, bestehend aus
Ladungspumpe und Schleifenfilter, für den VCO 1 erhöht, wodurch auch
die Ausgangsfrequenz fAUS des VCO 1 erhöht wird. Bei "-1" wird die
Spannung in der Ansteuerung 2 für den VCO 1 erniedrigt, wodurch auch
die Ausgangsfrequenz des VCO's erniedrigt wird und bei "0" stimmen die
Phasen der Vergleichsfrequenzen fV1, fV2 überein. Um diesen
Regelvorgang bis zur Übereinstimmung der Phasen der beiden
Vergleichsfrequenzen fV1, fV2 zu beschleunigen, werden über einen
Schalter 11, der mit dem Phasendetektor 3 in Verbindung steht, die
beiden Tellerfaktoren R und N, welche die Teilverhältnisse der
Frequenzteiler 5, 8 bestimmen, zusätzlich um den gleichen Faktor z. B.:
K = 4 verringert. Dieser Schalter 11 wird immer dann aktiviert, wenn:
- - ein Frequenzwechsel auf eine andere Sollfrequenz durchgeführt wird und/oder
- - der Phasendetektor eine größere Differenz zwischen den beiden Vergleichsfrequenzen fV1, fV2 detektiert.
Der Schalter 11, der mit zwei weiteren Schaltvorrichtungen 6 und 9 in
Verbindung steht, aktiviert die Grobeinstellung der Sollfrequenz fSOLL,
indem er die beiden Schaltvorrichtungen 6, 9, welche die Teilerfaktoren R,
N um den gleichen Faktor K vergrößern, gleichzeitig aktiviert. Im
einfachsten Fall werden hierfür Shift-Register 6, 9 verwendet, mit denen
eine bitweise Verschiebung der Teilerfaktoren bewirkt werden kann.
Werden dadurch die Teilerfaktoren beispielsweise um einen Faktor K = 4
verkleinert, so ergeben sich neue Teilerfaktoren mit N = 2000 und R = 80
und damit für den Phasendetektor angehobene Vergleichsfrequenzen fVG1 = 50 kHz
und fVG2 = 40 kHz. Da bei höheren Frequenzen fVG2, fVG1 mehr
Phasenvergleiche pro Zeiteinheit möglich sind, erfolgt das Einschwingen
auf die erhöhte erste Vergleichsfrequenz fVG1 schneller. Die Frequenzen
werden schneller synchronisiert. Ist der Einschwingvorgang auf Basis der
höheren Vergleichsfrequenzen fVG2, fVG1, abgeschlossen, das heißt ist
fVG2 = fVG1, so schaltet sich der Schalter 11 entweder automatisch z. B. mit
Hilfe des Phasendetektors 3 aus oder aber er wird manuell ausgeschaltet,
so dass die Frequenzteiler 6, 9 auf ihr ursprüngliches Teilverhältnis mit
den ursprünglichen Tellerfaktoren N = 8001 und R = 320 zurückgeschaltet
werden. Jedoch liegen dann die beiden niedrigeren Vergleichsfrequenzen
fV2, fV1, bereits sehr nahe beieinander fV2 ≈ fV1, so dass der
Frequenzabgleich, auf die kleine Schrittweite, als Feinabstimmung sehr
schnell vonstatten geht. Wenn dann der Phasendetektor 3 eine
Übereinstimmung der Phasen der beiden Vergleichsspannungen anzeigt
ist die Ausgangsfrequenz fAUS gleich der Sollfrequenz fSOLL. Um dieses
Verfahren zu perfektionieren, ist es auch denkbar den Faktor k um den
die Vergleichsfrequenzen fV2, fV1 erhöht werden während eines Abgleichs
mehrfach zu variieren und zwar beispielsweise in Abhängigkeit von der
Differenz der Sollfrequenz zur Ausgangsfrequenz fSOLL, fAUS.
Fig. 2 zeigt eine schnelle fractional PLL-Schaltung. Hierbei erzeugt ein
spannungsgesteuerter Oszillator 1, nachfolgend VCO genannt eine
Schwingung mit der variablen Frequenz fAUS, die am Ausgang der PLL-
Schaltung zur Verfügung steht. Diese Ausgangsfrequenz fAUS soll auf eine
Sollfrequenz fSOLL geregelt werden. Im Anwendungsbeispiel beträgt die
Ausgangsfrequenz fAUS = 80 MHz und die einzustellende Sollfrequenz wird
mit fSOLL = 100,0125 MHz beaufschlagt. Jeder Sollfrequenz fSOLL sind in
einem oder mehreren Speichern 7, 10 Teilerfaktoren R, N und AC
zugeordnet, da aufgrund der benötigten Schrittweite nur Bruchteile der
Frequenzen miteinander verglichen werden sollen. Die beiden
Teilerfaktoren N und AC dienen dazu, wie für fractional PLL-Schaltungen
üblich, den Mittelwert der N- bzw. N+1-Bruchteile der Ausgangsfrequenz
zu bestimmen. Der Mittelwert wird mithilfe des am ACCU anliegenden AC-
Wertes bestimmt. Daraus ergibt sich die zweite Vergleichsfrequenz fV2,
die exakt auf den Bruchteil der Referenzfrequenz eingestellt ist. In diesem
Anwendungsbeispiel wird die zweite Vergleichsfrequenz exakt auf die
erste Vergleichsfrequenz eingestellt. Der eine Teilerfaktor R wird
gleichfalls der Referenzfrequenz fREF zugeordnet und der andere
Teilerfaktor N bzw. N+1 der Ausgangsfrequenz fAUS. Die Referenzfrequenz
fREF wird in einem Referenzoszillator 4 erzeugt. Sie ist konstant und
zeichnet sich dadurch aus, dass sie sehr rein und stabil ist. Im
Anwendungsbeispiel beträgt sie fREF = 4 MHz. Die Tellerfaktoren R, N
bzw. AC bestimmen das Teilverhältnis der Frequenzteiler 5, 8, mit denen
die Referenzfrequenz fREF und die Ausgangsfrequenz fAUS verändert
werden. Im Anwendungsbeispiel betragen die Tellerfaktoren für eine
Sollfrequenz von fSOLL = 100,0125 MHz: N = 8001 oder AC = 0, R = 320.
Sind die Schaltvorrichtungen 6, 9 nicht aktiviert, so erzeugt der
Frequenzteiler 5 aus der konstanten Referenzfrequenz fREF = 4 MHz eine
konstante erste Vergleichsfrequenz mit fV1 = 12,5 kHz und der andere
Frequenzteiler 8 aus der veränderlichen Ausgangsfrequenz fAUS = 80 MHz
eine veränderliche zweite Vergleichsfrequenz mit = 9,99875 kHz. Der
Frequenzteiler 8 steht bei der fractional PLL-Schaltung in Verbindung mit
einem N, N+1 Schalter 13, der wiederum von einem L-Bit ACCU 12 und
der gewünschten Sollfrequenz beeinflusst wird. Der L-Bit ACCU 12 wird
vom Schalter 9 von der zweiten Vergleichsfrequenz am Ausgang des
Frequenzteilers 8 und der gewünschten Sollfrequenz gesteuert. Diese
beiden Vergleichsfrequenzen fV1, fV2 werden im Phasendetektor 3
verglichen. Der Phasendetektor 3 ist mit einer Ansteuerung 2 verbunden,
mit welcher der VCO 1 betrieben wird. Der Phasendetektor gibt ein
Steuersignal ab, dessen Richtung und Dauer der Phasenabweichung der
beiden Vergleichsfrequenzen fV1, fV2 entspricht. Im einfachsten Fall
können am Ausgang des Phasendetektors aufgrund des Vergleichs drei
Signale anstehen wie beispielsweise "+1", "-1", "0". Bei "+1" wird die
Spannung in der Ansteuerung 2 für den VCO 1 erhöht, wodurch auch die
Ausgangsfrequenz LAUS des VCO 1 erhöht wird. Bei "-1" wird die
Spannung in der Ansteuerung 2 für den VCO 1 erniedrigt, wodurch auch
die Ausgangsfrequenz des VCO's erniedrigt wird und bei "0" stimmen die
Phasen der Vergleichsfrequenzen fV1, fV2 überein. Um diesen
Regelvorgang bis zur Übereinstimmung der Phasen der beiden
Vergleichsfrequenzen fV1, fV2 zu beschleunigen, werden über einen
Schalter 11, der mit dem Phasendetektor 3 in Verbindung steht, die
beiden Teilerfaktoren R und N, welche die Teilverhältnisse der
Frequenzteiler 5, 8 bestimmen, zusätzlich um den gleichen Faktor z. B.:
k = 4 verringert. Gleichzeitig wird der Wert AC auf den Rest der Division N/K gesetzt. Dieser Schalter 11 wird immer dann aktiviert, wenn:
k = 4 verringert. Gleichzeitig wird der Wert AC auf den Rest der Division N/K gesetzt. Dieser Schalter 11 wird immer dann aktiviert, wenn:
- - ein Frequenzwechsel auf eine andere Sollfrequenz durchgeführt wird und/oder
- - der Phasendetektor einen größere Differenz zwischen den beiden Vergleichsfrequenzen fV1, fV2 detektiert.
Der Schalter 11, der mit zwei weiteren Schaltvorrichtungen 6 und 9 in
Verbindung steht, aktiviert die Grobeinstellung der Sollfrequenz fSOLL,
indem er die beiden Schaltvorrichtungen 6, 9, welche die Teilerfaktoren R,
N um den gleichen Faktor vergrößern und gleichzeitig den Wert AC
bestimmt, gleichzeitig aktiviert. Hierdurch wird der "fractional" Mode
aktiviert. Im einfachsten Fall werden hierfür Shift-Register 6, 9 verwendet,
mit denen eine bitweise Verschiebung der Tellerfaktoren bewirkt werden
kann. Werden dadurch die Tellerfaktoren beispielsweise um einen Faktor
k = 4 verkleinert, so ergeben sich neue Teilerfaktoren mit N = 2000 bzw.
N+1 = 2001, AC = 1 und R = 80, und damit für den Phasendetektor
angehobene Vergleichsfrequenzen fVG1 = 50 kHz und fVG2 ≈ 39,99 kHz. Da
bei höheren Frequenzen fVG2, fVG1 mehr Phasenvergleiche pro Zeiteinheit
möglich sind, erfolgt das Einschwingen auf die erhöhte erste
Vergleichsfrequenz fVG1 schneller. Die Frequenzen werden schneller
synchronisiert. Ist der Einschwingvorgang auf Basis der höheren
Vergleichsfrequenzen fVG2, fVG1 abgeschlossen, das heißt ist fVG2 = fVG1, so
schaltet sich der Schalter 11 entweder automatisch z. B. mit Hilfe des
Phasendetektors 3 aus oder aber er wird manuell ausgeschaltet, so dass
die Frequenzteiler 6, 9 auf ihr ursprüngliches Teilverhältnis mit den
ursprünglichen Teilerfaktoren N = 8001 und R = 320 zurückgeschaltet
werden. Bei einer fractional PLL-Schaltung sind dann im Gegensatz zu
dem in Fig. 1 dargestellten Anwendungsbeispiel die beiden niedrigeren
Vergleichsfrequenzen fV2, fV1 exakt gleich und es gilt fV2 = fV1, so dass eine
Feinabstimmung nicht mehr notwendig ist. Der Phasendetektor 3 wird nun
noch schneller eine Übereinstimmung der Phasen der beiden niedrigeren
Vergleichsspannungen fV2, fV1 anzeigen, wodurch die Einstellung der
Ausgangsfrequenz fAUS auf die Sollfrequenz fSOLL abgeschlossen ist.
Dadurch kann die reduzierte Einschwingzeit einer fractional PLL genutzt
werden, ohne deren Nachteile im Dauerbetrieb in Kauf zu nehmen. Um
dieses Verfahren zu perfektionieren, kann der Faktor k, um den die
Vergleichsfrequenzen fV2, fV1 erhöht werden, während eines Abgleichs
mehrfach variiert werden und zwar beispielsweise in Abhängigkeit von der
Differenz der Sollfrequenz zur Ausgangsfrequenz fSOLL, fAUS.
Claims (6)
1. Verfahren zur Erzeugung einer Sollfrequenz (fSOLL) mittels PLL-
Schaltung, bei welchem
mit einem spannungsgesteuerten Oszillator (1) eine variable Aus gangsfrequenz (fAUS) erzeugt wird,
mit einem ersten Frequenzteiler (8) eine erste Vergleichsfrequenz erzeugt wird, indem die Ausgangsfrequenz (fAUS) um einen ersten Teilerfaktor (N) verringert wird, wobei die Höhe des ersten Teilerfaktors (N) von der Sollfrequenz (fSOLL) abhängt,
mit einem Referenzoszillator (4) eine feste Referenzfrequenz (fREF) erzeugt wird,
mit einem zweiten Frequenzteiler (5) eine zweite Vergleichsfrequenz erzeugt wird, indem die Referenzfrequenz (fREF) um einen zweiten Teilerfaktor (R) verringert wird,
mit einem Phasendetektor (3), mit dem
die erste und zweite Vergleichsfrequenz (fV2, fV1) miteinander verglichen werden wobei
in Abhängigkeit von der Differenz zwischen erster und zweiter Vergleichsfrequenz (fV2, fV1) die Ausgangsfrequenz (fAUS) des spannungsgesteuerten Oszillators (1) solange verändert wird, bis die Ausgangsfrequenz (fAUS) mit der Sollfrequenz (fSOLL) übereinstimmt, dadurch gekennzeichnet, dass zur Grobeinstellung der Sollfrequenz (fSOLL) der erste und der zweite Teilerfaktor (N, R) gleichzeitig um einen dritten gemeinsamen Faktor (K) erniedrigt wird, um die erste und die zweite Vergleichsfrequenz (fV2, fV1) zu erhöhen und anschließend zur Feinabstimmung der unveränderte erste und der zweite Teilerfaktor (N, R) verwendet wird, um die erhöhte erste und die zweite Vergleichsfrequenz (fVG2, fVG1) wieder zu erniedrigen.
mit einem spannungsgesteuerten Oszillator (1) eine variable Aus gangsfrequenz (fAUS) erzeugt wird,
mit einem ersten Frequenzteiler (8) eine erste Vergleichsfrequenz erzeugt wird, indem die Ausgangsfrequenz (fAUS) um einen ersten Teilerfaktor (N) verringert wird, wobei die Höhe des ersten Teilerfaktors (N) von der Sollfrequenz (fSOLL) abhängt,
mit einem Referenzoszillator (4) eine feste Referenzfrequenz (fREF) erzeugt wird,
mit einem zweiten Frequenzteiler (5) eine zweite Vergleichsfrequenz erzeugt wird, indem die Referenzfrequenz (fREF) um einen zweiten Teilerfaktor (R) verringert wird,
mit einem Phasendetektor (3), mit dem
die erste und zweite Vergleichsfrequenz (fV2, fV1) miteinander verglichen werden wobei
in Abhängigkeit von der Differenz zwischen erster und zweiter Vergleichsfrequenz (fV2, fV1) die Ausgangsfrequenz (fAUS) des spannungsgesteuerten Oszillators (1) solange verändert wird, bis die Ausgangsfrequenz (fAUS) mit der Sollfrequenz (fSOLL) übereinstimmt, dadurch gekennzeichnet, dass zur Grobeinstellung der Sollfrequenz (fSOLL) der erste und der zweite Teilerfaktor (N, R) gleichzeitig um einen dritten gemeinsamen Faktor (K) erniedrigt wird, um die erste und die zweite Vergleichsfrequenz (fV2, fV1) zu erhöhen und anschließend zur Feinabstimmung der unveränderte erste und der zweite Teilerfaktor (N, R) verwendet wird, um die erhöhte erste und die zweite Vergleichsfrequenz (fVG2, fVG1) wieder zu erniedrigen.
2. Verfahren nach Patentanspruch 1, dadurch gekennzeichnet, dass
die Differenz zwischen der ersten und der zweiten Vergleichsfrequenz
(fVG2, fVG1) erfasst wird.
3. Verfahren nach Patentanspruch 2, dadurch gekennzeichnet, dass
der dritte Faktor (K) in Abhängigkeit von der Differenz ausgewählt
wird.
4. PLL-Schaltung zur Durchführung des Verfahrens nach einem der
Patentansprüche 1 bis 3 mit
einem spannungsgesteuerten Oszillator (1),
einem ersten Frequenzteiler (8),
einem Referenzoszillator (4),
einem Phasendetektor (3), dadurch gekennzeichnet, dass die Schaltung zumindest eine Schaltvorrichtung (11) zur Veränderung des ersten und des zweiten Tellerfaktors (N, R) bei unveränderter Sollfrequenz (fSOLL) aufweist.
einem spannungsgesteuerten Oszillator (1),
einem ersten Frequenzteiler (8),
einem Referenzoszillator (4),
einem Phasendetektor (3), dadurch gekennzeichnet, dass die Schaltung zumindest eine Schaltvorrichtung (11) zur Veränderung des ersten und des zweiten Tellerfaktors (N, R) bei unveränderter Sollfrequenz (fSOLL) aufweist.
5. PLL-Schaltung nach Patentanspruch 4, dadurch gekennzeichnet,
dass die Schaltvorrichtung (11) mit dem Phasendetektor (3) in
Verbindung steht.
6. PLL-Schaltung nach Patentanspruch 4, dadurch gekennzeichnet,
dass die Schaltvorrichtung (11) gleichzeitig den ersten und den
zweiten Teilerfaktor (N, R) erhöht.
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
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