CN115714597A - 一种通用的pll时钟控制电路和soc芯片 - Google Patents

Abstract

本发明提供了一种通用的PLL时钟控制电路和SOC芯片，电路包括：PLL单元；PLL参数控制单元的输出端连接到PLL单元，并配置为实时更新PLL单元的时钟配置参数；时钟控制单元的输入端连接外部晶振和PLL单元的输出端，并配置为基于软件或硬件的选择配置信息输出选择时钟频率的控制信号；时钟切换单元的输入端连接外部晶振、PLL单元的输出端和时钟控制单元的输出端，并配置为根据时钟控制单元输出的控制信号选择输出的时钟频率；时钟产生单元的输入端连接时钟切换单元的输出端，并配置为接收时钟切换单元输出的时钟频率，并将时钟切换单元输出的时钟频率降频到其他功能模块所需的时钟频率。通过使用本发明的方案，能够降低芯片成本，满足芯片复杂的时钟需求。

Description

一种通用的PLL时钟控制电路和SOC芯片

技术领域

本发明涉及计算机领域，并且更具体地涉及一种通用的PLL时钟控制电路和SOC芯片。

背景技术

集成电路的快速发展不断改善人们的生活，日益增长的社会需求促使集成电路朝着片上集成系统SOC(片上系统)发展。集成系统包含许多功能模块：微处理器、存储器、模拟IP、数字IP等模块，为了实现复杂的系统功能，这些功能子模块往往需要工作在一定的时序条件下，需要通过时钟电路来为各个子模块提供有效时钟。

基于PLL(锁相回路或锁相环)的时钟技术具有结构简单、抖动性能好、频率范围宽、容易实现的特点，得到了大量的应用和发展，也成为了系统集成电路中时钟发生源的主要选择之一。随着集成电路不断发展，SOC芯片规模越来越大，一个SOC时钟网络相关时钟数量可能有成百上千，使得PLL数量随之增多，频点的分布也从几KHz到几GHz，从而导致在电路设计上需要考虑更多的时钟使用场景。

在这种情况下，使用现有技术中分散的时钟电路模块容易导致时钟控制复杂、时钟关系混乱等问题。所以如何通过通用的时钟网络电路对不同的时钟频点进行合理可靠的控制，按照不同的时钟控制产生子模块所需的时钟信号是SOC芯片设计的重要问题。随着芯片项目设计周期越来越短，芯片设计成本越来越高，数百万门甚至上亿门电路的系统级芯片设计基于前期芯片的迭代设计越来越重要。现有设计中，一旦用户的需求发生变动，需要重新设计电路，定制新的SOC芯片，成本高昂。

发明内容

有鉴于此，本发明实施例的目的在于提出一种通用的PLL时钟控制电路和SOC芯片，通过使用本发明的技术方案，能够降低芯片成本，满足芯片复杂的时钟需求。

基于上述目的，本发明的实施例的一个方面提供了一种通用的PLL时钟控制电路，包括：

PLL单元，PLL单元配置为接收外部晶振输出的通用时钟单元提供的低频信号，并将低频系统时钟倍频到芯片所需的高频时钟；

PLL参数控制单元，PLL参数控制单元的输出端连接到PLL单元，并配置为实时更新PLL单元的时钟配置参数；

时钟控制单元，时钟控制单元的输入端连接外部晶振和PLL单元的输出端，并配置为基于软件或硬件的选择配置信息输出选择时钟频率的控制信号；

时钟切换单元，时钟切换单元的输入端连接外部晶振、PLL单元的输出端和时钟控制单元的输出端，时钟切换单元配置为根据时钟控制单元输出的控制信号选择输出的时钟频率；

时钟产生单元，时钟产生单元的输入端连接时钟切换单元的输出端，时钟产生单元配置为接收时钟切换单元输出的时钟频率，并将时钟切换单元输出的时钟频率降频到其他功能模块所需的时钟频率。

根据本发明的一个实施例，时钟控制单元包括：

第一反相器，第一反相器的输入端连接到可编程存储器的输出端；

第一与门，第一与门的第一输入端连接到第一反相器的输出端，第二输入端连接到软件配置的bypass PLL信号；

第一触发器，第一触发器的D引脚连接到第一与门的输出端，CLK引脚连接外部晶振；

第二触发器，第二触发器的D引脚连接到第一触发器的Q引脚，CLK引脚连接外部晶振；

第二反相器，第二反相器的输入端连接到第二触发器的Q引脚；

第三触发器，第三触发器的D引脚连接到PLL单元的Lock输出端，CLK引脚连接外部晶振；

第四触发器，第四触发器的D引脚连接到第三触发器的Q引脚，CLK引脚连接外部晶振；

延迟电路，延迟电路的输入端连接到第四触发器的Q引脚；

选择器，选择器的第一通道连接到软件频点选择配置的数据，第二通道连接到延迟电路的输出端，数据选通控制端连接到时钟切换配置的数据；

第二与门，第二与门的第一输入端连接到第二反相器的输出端，第二输入端连接到选择器的输出端，输出端连接到时钟切换单元。

根据本发明的一个实施例，PLL参数控制单元包括：

选择器，选择器的第一通道连接到PLL使能配置数据，数据选通控制端连接到PLL使能选择数据，输出端连接到PLL单元的PLLEN引脚；

触发器，触发器的D引脚连接到PLL参数配置数据，Q引脚连接到PLL单元的参数配置端口；

计数器，计数器的输出端连接到选择器的第二通道。

根据本发明的一个实施例，时钟切换单元包括：

时钟切换选择器，时钟切换选择器的第一通道连接到外部晶振，第二通道连接到PLL单元的第一输出端，数据选通控制端连接到时钟控制单元的输出端，输出端连接到时钟产生单元。

根据本发明的一个实施例，时钟产生单元包括：

缓冲器，缓冲器的输入端连接到时钟切换单元的输出端，输出端连接到其他功能模块；

第一时钟门控，第一时钟门控的输入端连接到时钟切换单元的输出端，输出端连接到其他功能模块；

分频器和第二时钟门控，分频器的输入端连接到时钟切换单元的输出端，输出端连接到第二时钟门控的输入端，第二时钟门控的输出端连接到其他功能模块。

本发明的实施例的另一个方面，还提供了一种SOC芯片，SOC芯片包括通用的PLL时钟控制电路，通用的PLL时钟控制电路包括：

PLL单元，PLL单元配置为接收外部晶振输出的通用时钟单元提供的低频信号，并将低频系统时钟倍频到芯片所需的高频时钟；

PLL参数控制单元，PLL参数控制单元的输出端连接到PLL单元，并配置为实时更新PLL单元的时钟配置参数；

时钟控制单元，时钟控制单元的输入端连接外部晶振和PLL单元的输出端，并配置为基于软件或硬件的选择配置信息输出选择时钟频率的控制信号；

时钟切换单元，时钟切换单元的输入端连接外部晶振、PLL单元的输出端和时钟控制单元的输出端，时钟切换单元配置为根据时钟控制单元输出的控制信号选择输出的时钟频率；

时钟产生单元，时钟产生单元的输入端连接时钟切换单元的输出端，时钟产生单元配置为接收时钟切换单元输出的时钟频率，并将时钟切换单元输出的时钟频率降频到其他功能模块所需的时钟频率。

根据本发明的一个实施例，时钟控制单元包括：

第一反相器，第一反相器的输入端连接到可编程存储器的输出端；

第一与门，第一与门的第一输入端连接到第一反相器的输出端，第二输入端连接到软件配置的bypass PLL信号；

第一触发器，第一触发器的D引脚连接到第一与门的输出端，CLK引脚连接外部晶振；

第二触发器，第二触发器的D引脚连接到第一触发器的Q引脚，CLK引脚连接外部晶振；

第二反相器，第二反相器的输入端连接到第二触发器的Q引脚；

第三触发器，第三触发器的D引脚连接到PLL单元的Lock输出端，CLK引脚连接外部晶振；

第四触发器，第四触发器的D引脚连接到第三触发器的Q引脚，CLK引脚连接外部晶振；

延迟电路，延迟电路的输入端连接到第四触发器的Q引脚；

选择器，选择器的第一通道连接到软件频点选择配置的数据，第二通道连接到延迟电路的输出端，数据选通控制端连接到时钟切换配置的数据；

第二与门，第二与门的第一输入端连接到第二反相器的输出端，第二输入端连接到选择器的输出端，输出端连接到时钟切换单元。

根据本发明的一个实施例，PLL参数控制单元包括：

选择器，选择器的第一通道连接到PLL使能配置数据，数据选通控制端连接到PLL使能选择数据，输出端连接到PLL单元的PLLEN引脚；

触发器，触发器的D引脚连接到PLL参数配置数据，Q引脚连接到PLL单元的参数配置端口；

计数器，计数器的输出端连接到选择器的第二通道。

根据本发明的一个实施例，时钟切换单元包括：

时钟切换选择器，时钟切换选择器的第一通道连接到外部晶振，第二通道连接到PLL单元的第一输出端，数据选通控制端连接到时钟控制单元的输出端，输出端连接到时钟产生单元。

根据本发明的一个实施例，时钟产生单元包括：

缓冲器，缓冲器的输入端连接到时钟切换单元的输出端，输出端连接到其他功能模块；

第一时钟门控，第一时钟门控的输入端连接到时钟切换单元的输出端，输出端连接到其他功能模块；

分频器和第二时钟门控，分频器的输入端连接到时钟切换单元的输出端，输出端连接到第二时钟门控的输入端，第二时钟门控的输出端连接到其他功能模块。

本发明具有以下有益技术效果：本发明实施例提供的通用的PLL时钟控制电路，通过设置PLL单元，PLL单元配置为接收外部晶振输出的通用时钟单元提供的低频信号，并将低频系统时钟倍频到芯片所需的高频时钟；PLL参数控制单元，PLL参数控制单元的输出端连接到PLL单元，并配置为实时更新PLL单元的时钟配置参数；时钟控制单元，时钟控制单元的输入端连接外部晶振和PLL单元的输出端，并配置为基于软件或硬件的选择配置信息输出选择时钟频率的控制信号；时钟切换单元，时钟切换单元的输入端连接外部晶振、PLL单元的输出端和时钟控制单元的输出端，时钟切换单元配置为根据时钟控制单元输出的控制信号选择输出的时钟频率；时钟产生单元，时钟产生单元的输入端连接时钟切换单元的输出端，时钟产生单元配置为接收时钟切换单元输出的时钟频率，并将时钟切换单元输出的时钟频率降频到其他功能模块所需的时钟频率的技术方案，能够降低芯片成本，满足芯片复杂的时钟需求。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的实施例。

图1为根据本发明一个实施例的通用的PLL时钟控制电路的示意图；

图2为根据本发明一个实施例的时钟控制单元的示意图；

图3为根据本发明一个实施例的PLL参数控制单元和PLL单元的示意图；

图4为根据本发明一个实施例的时钟切换单元和时钟产生单元的示意图；

图5为根据本发明一个实施例的SOC芯片中时钟网络电路的示意图；

图6为根据本发明一个实施例的各个电路图中器件说明的示意图。

具体实施方式

以下描述了本公开的实施例。然而，应该理解，所公开的实施例仅仅是示例，并且其他实施例可以采取各种替代形式。附图不一定按比例绘制；某些功能可能被夸大或最小化以显示特定部件的细节。因此，本文公开的具体结构和功能细节不应被解释为限制性的，而仅仅是作为用于教导本领域技术人员以各种方式使用本发明的代表性基础。如本领域普通技术人员将理解的，参考任何一个附图所示出和描述的各种特征可以与一个或多个其他附图中所示的特征组合以产生没有明确示出或描述的实施例。所示特征的组合为典型应用提供了代表性实施例。然而，与本公开的教导相一致的特征的各种组合和修改对于某些特定应用或实施方式可能是期望的。

基于上述目的，本发明的实施例的第一个方面，提出了一种通用的PLL时钟控制电路的一个实施例。图1示出的是该电路的示意图。

如图1中所示，该电路可以包括：

PLL单元，PLL单元配置为接收外部晶振输出的通用时钟单元提供的低频信号，并将低频系统时钟倍频到芯片所需的高频时钟；

PLL参数控制单元，PLL参数控制单元的输出端连接到PLL单元，并配置为实时更新PLL单元的时钟配置参数；

时钟控制单元，时钟控制单元的输入端连接外部晶振和PLL单元的输出端，并配置为基于软件或硬件的选择配置信息输出选择时钟频率的控制信号；

时钟切换单元，时钟切换单元的输入端连接外部晶振、PLL单元的输出端和时钟控制单元的输出端，时钟切换单元配置为根据时钟控制单元输出的控制信号选择输出的时钟频率；

时钟产生单元，时钟产生单元的输入端连接时钟切换单元的输出端，时钟产生单元配置为接收时钟切换单元输出的时钟频率，并将时钟切换单元输出的时钟频率降频到其他功能模块所需的时钟频率。

外部晶振为通用时钟单元提供低频信号，PLL单元将低频系统时钟倍频到芯片所需的高频时钟，时钟控制单元负责软、硬件的切换，时钟切换单元根据时钟控制单元的选择而输出时钟频率，PLL参数控制单元支持在芯片运行中，通过软件可实时更新PLL单元的时钟配置参数，支持输出时钟频率的动态调整，时钟产生单元将合理分配时钟，将时钟切换单元输出的时钟频率降频到芯片中其他功能模块所需的时钟频率，以及管理芯片各个功能模块的时钟供给，当子模块处于不工作时，可以将其关闭，降低芯片时钟翻转带来的功耗。

通过本发明的技术方案，能够降低芯片成本，满足芯片复杂的时钟需求。

在本发明的一个优选实施例中，如图2所示，时钟控制单元包括：

第一反相器，第一反相器的输入端连接到可编程存储器的输出端；

第一与门，第一与门的第一输入端连接到第一反相器的输出端，第二输入端连接到软件配置的bypass PLL信号；

第一触发器，第一触发器的D引脚连接到第一与门的输出端，CLK引脚连接外部晶振；

第二触发器，第二触发器的D引脚连接到第一触发器的Q引脚，CLK引脚连接外部晶振；

第二反相器，第二反相器的输入端连接到第二触发器的Q引脚；

第三触发器，第三触发器的D引脚连接到PLL单元的Lock输出端，CLK引脚连接外部晶振；

第四触发器，第四触发器的D引脚连接到第三触发器的Q引脚，CLK引脚连接外部晶振；

延迟电路，延迟电路的输入端连接到第四触发器的Q引脚；

选择器，选择器的第一通道连接到软件频点选择配置的数据，第二通道连接到延迟电路的输出端，数据选通控制端连接到时钟切换配置的数据；

第二与门，第二与门的第一输入端连接到第二反相器的输出端，第二输入端连接到选择器的输出端，输出端连接到时钟切换单元。可编程存储器为efuse，芯片中的efuse可用于存储芯片的信息，比如芯片的电源电压、芯片的版本号、生产日期以及关键配置信息等。时钟控制单元将根据efuse烧写的PLL控制信息和软件配置的bypass PLL信号进行一系列的取反和与逻辑操作后，得到一种硬件bypass PLL的时钟控制通路，电路图中各个器件的名称如图6所示。

由于PLL单元输出时钟和时钟控制单元属于不同时钟域下，因此需要做跨时钟域的同步处理，通过两级触发器来完成。另外还需要对PLL的lock(锁定)信号需要做延迟电路处理，已确保PLL单元的通路时钟干净。这里的选择器为二选一MUX，用来实现软件频点和硬件PLL lock的输出切换，主要目的是完成芯片上电的软硬件时钟切换流程。

在本发明的一个优选实施例中，如图3所示，PLL参数控制单元包括：

选择器，选择器的第一通道连接到PLL使能配置数据，数据选通控制端连接到PLL使能选择数据，输出端连接到PLL单元的PLLEN引脚；

触发器，触发器的D引脚连接到PLL参数配置数据，Q引脚连接到PLL单元的参数配置端口，参数配置端口包括BYPASS、REFDIV、FBDIV、POSTDIV1、POSTDIV2端口；

计数器，计数器的输出端连接到选择器的第二通道。

PLL参数控制单元包括计数器和参数配置模块，PLL参数配置模块可将寄存器产生的PLL参数配置信息通过触发器来锁存下来，送给PLL单元进行使用，由于芯片时钟要保持稳定可靠，因此该参数配置信息只受芯片上电复位影响。由于PLL要正常工作，需要满足一定的时序要求，即在PLL的供电电源稳定后，PLL使能信号应该至少保持一定时间的低电平。因此，当系统复位之后，在系统时钟下进行计数，当计数器满足PLL的时序要求时，将PLL使能信号置起，打开PLL单元。另外也可以根据PLL使能配置选择信号来进行软件配置，实现在实际应用中出现硬件使能PLL发生故障的情况下，可通过软件来打开PLL，保证芯片正常工作。同时PLL单元会向时钟控制单元提供lock信号。芯片在工作过程中，如果想要更新PLL分频参数，根据上述的软硬件两种方式，提出对应的两种控制流程，这里默认是硬件控制流程。例如，如果想改变子模块的工作频率，可以先根据时钟切换流程将系统工作时钟切换到低频系统时钟，然后更新PLL的参数，等待其输出时钟信号稳定到新的频率上，再切换回PLL的输出时钟。因为使用了无毛刺的时钟选择器，保证在切换过程中子模块仍可以正常运行。

软件更新流程为：1)配置复位寄存器产生PLL的复位；2)配置寄存器，选择PLL使能信号(PLLEN)受软件控制；3)配置复位寄存器释放PLL的复位；4)更改PLL的默认参数(REFDIV、FBDIV、POSTDIV1、POSTDIV2)；5)软件控制PLLEN的时序条件；6)查询时钟控制单元处理后的lock状态，确认PLL时钟的软件更新完成。

硬件更新流程为：1)配置复位寄存器产生PLL的复位(此时PLLEN自动拉低)；2)更改PLL的默认参数；3)配置复位寄存器释放PLL的复位；4)通过PLL参数控制单元的硬件计数器来保证PLL上电的时序要求；5)查询时钟控制单元处理后的lock状态，确认PLL时钟的硬件更新完成。

在本发明的一个优选实施例中，如图4所示，时钟切换单元包括：

时钟切换选择器，时钟切换选择器的第一通道连接到外部晶振，第二通道连接到PLL单元的第一输出端，数据选通控制端连接到时钟控制单元的输出端，输出端连接到时钟产生单元。

在本发明的一个优选实施例中，如图4所示，时钟产生单元包括：

缓冲器，缓冲器的输入端连接到时钟切换单元的输出端，输出端连接到其他功能模块；

第一时钟门控，第一时钟门控的输入端连接到时钟切换单元的输出端，输出端连接到其他功能模块；

分频器和第二时钟门控，分频器的输入端连接到时钟切换单元的输出端，输出端连接到第二时钟门控的输入端，第二时钟门控的输出端连接到其他功能模块。

根据SOC芯片中各个子模块的时钟信息类型，可将时钟产生单元分为以下三类路径：时钟缓冲器增加时钟驱动能力，可用于对输入时钟信号进行缓冲和去抖，以及方便定义时钟约束。时钟分频器用于产生基于主时钟的分频信号，将用于产生后续的子模块功能时钟。时钟门控采用标准单元库中的门控单元，当子模块处于不工作时，可以将其时钟进行关闭。

时钟切换单元(clk_switch)采用Glitch free(无毛刺)的时钟切换技术，直接使用复用器或选择逻辑会导致时钟上有毛刺产生，这对整个系统是很危险的。本发明的时钟切换单元接收时钟切换输出信号，采用无毛刺时钟选择器的基本原理，并在其基础上加以扩展，支持两路时钟输入。在进行时钟切换的过程中，等待第一路时钟关闭后再打开第二路时钟的门控开关，保证了切换过程中不会出现毛刺，完成系统时钟和PLL时钟的动态切换。时钟产生单元将合理分配时钟，将时钟切换单元输出的时钟频率降频到芯片中其他功能模块所需的时钟频率，以及管理芯片各个功能模块的时钟供给，当子模块处于不工作时，可以将其关闭，降低芯片时钟翻转带来的功耗。

根据上述的时钟电路结构，提出芯片上电的时钟切换流程。该时钟切换单元涉及四种切换方式，支持软件/硬件切换，默认采用软件切换时钟。通过时钟控制单元输出的时钟切换信号的输出是0还是1来进行切换，0代表切换到芯片系统时钟，1则代表切换到PLL时钟，具体如下：

1.通过时钟控制单元的硬件bypass方式来控制时钟切换单元，时钟切换配置信号的输出是0，此时芯片工作在系统时钟，该方式是为了防止PLL lock后时钟异常导致系统不能正常工作。

2.如果需要硬件切换时钟，则需要配置时钟控制单元的时钟切换配置信号为1，这里就只能等待PLL的lock拉高后，等待时钟控制单元的延迟电路处理后，硬件自动将时钟切换到PLL时钟。

3.在上电启动过程中，PLL处于锁定状态(lock)之前，时钟控制单元的时钟切换信号由二选一MUX的软件选择输入端0控制，所以时钟切换单元的时钟选择信号为0，这样就使得传给时钟产生单元的输出时钟是外部晶振提供的系统时钟。

4.在上电启动过程中，PLL处于锁定状态(lock)之后，通过配置时钟控制单元的软件频点选择信号为1，时钟切换单元的时钟选择信号为1，这样就使得传给时钟产生单元的输出时钟是由PLL提供的PLL时钟，系统会切换到PLL输出时钟下工作。

在本发明的一个优选实施例中，还提出了通用时钟电路的实现及集成方法，考虑到SOC设计上需要人工手动集成通用时钟电路单元，难免出现因集成连接错误导致逻辑功能出错的问题。根据该设计方案的通用性，将用自动化的方法来实现。

针对代码自动生成问题，对于顶层模块来说，自动地将需要的子模块(PLL单元、时钟控制单元、PLL参数控制单元、时钟切换单元、时钟产生单元)连接起来。对于子模块来说，需要根据不同的功能定制需求，来自动化地生成所有功能性的代码，然后被顶层调用和连接。

前期需要准备预先制定好的时钟需求表格模板以及每个标准单元库中的时钟代码模板。根据实际芯片的具体需求，在模板中选择不同的时钟参数定义，通过生成脚本读取表格模板，从中解析出所需的连接、频率、时钟域、开关、是否需要软件控制等信息，基于此信息建立一个数据库，从数据库中选择需要生成的不同时钟子模块供设计使用。通过集成脚本将所有的子模块进行集成，生成通用时钟单元顶层模块。最终实现依据该数据库，完成所有时钟设计代码的生成。

通过脚本语言(例如Python)读取定义好的时钟需求模板，将其转化为SV(SystemVerilog)形式的时钟设计代码，这样做有以下优势：

1)保证一致性，对于不同的SOC芯片的时钟网络电路，设计需求一旦发生变动，直接对时钟需求表格进行修改，即可完成相应设计代码的更新，不需要人工手动修改代码，实现了项目快速迭代的需求。

2)扩展性强，代码维护方便，后期不仅可以自动生成设计代码，还可以从数据库收集给后端提供时钟约束信息和给验证提供测试用例信息。

在本发明的一个优选实施例中，还提出了SOC芯片中时钟网络的电路，如图5所示，包括多个通用时钟单元、寄存器模块。其中通用时钟单元接收片外晶振时钟输入，根据芯片时钟需求来选择通用时钟单元的个数，会输出低频时钟、高频CPU时钟、变频DDR时钟等信号。寄存器模块通过AHB总线对时钟单元进行软件配置，实现芯片的时钟频率实时调整，设计通用灵活。

本发明的时钟电路采用自动化的通用设计，支持软硬件协同操作、输出时钟频率可选可配，以及增加辅助手段以便提前发现设计问题，在保证设计质量的同时，降低芯片成本，满足芯片复杂的时钟需求。

基于上述目的，本发明的实施例的第二个方面，提出了一种SOC芯片，SOC芯片包括通用的PLL时钟控制电路，通用的PLL时钟控制电路包括：

PLL单元，PLL单元配置为接收外部晶振输出的通用时钟单元提供的低频信号，并将低频系统时钟倍频到芯片所需的高频时钟；

PLL参数控制单元，PLL参数控制单元的输出端连接到PLL单元，并配置为实时更新PLL单元的时钟配置参数；

时钟控制单元，时钟控制单元的输入端连接外部晶振和PLL单元的输出端，并配置为基于软件或硬件的选择配置信息输出选择时钟频率的控制信号；

时钟切换单元，时钟切换单元的输入端连接外部晶振、PLL单元的输出端和时钟控制单元的输出端，时钟切换单元配置为根据时钟控制单元输出的控制信号选择输出的时钟频率；

时钟产生单元，时钟产生单元的输入端连接时钟切换单元的输出端，时钟产生单元配置为接收时钟切换单元输出的时钟频率，并将时钟切换单元输出的时钟频率降频到其他功能模块所需的时钟频率。

在本发明的一个优选实施例中，时钟控制单元包括：

第一反相器，第一反相器的输入端连接到可编程存储器的输出端；

第一与门，第一与门的第一输入端连接到第一反相器的输出端，第二输入端连接到软件配置的bypass PLL信号；

第一触发器，第一触发器的D引脚连接到第一与门的输出端，CLK引脚连接外部晶振；

第二触发器，第二触发器的D引脚连接到第一触发器的Q引脚，CLK引脚连接外部晶振；

第二反相器，第二反相器的输入端连接到第二触发器的Q引脚；

第三触发器，第三触发器的D引脚连接到PLL单元的Lock输出端，CLK引脚连接外部晶振；

第四触发器，第四触发器的D引脚连接到第三触发器的Q引脚，CLK引脚连接外部晶振；

延迟电路，延迟电路的输入端连接到第四触发器的Q引脚；

选择器，选择器的第一通道连接到软件频点选择配置的数据，第二通道连接到延迟电路的输出端，数据选通控制端连接到时钟切换配置的数据；

第二与门，第二与门的第一输入端连接到第二反相器的输出端，第二输入端连接到选择器的输出端，输出端连接到时钟切换单元。

在本发明的一个优选实施例中，PLL参数控制单元包括：

选择器，选择器的第一通道连接到PLL使能配置数据，数据选通控制端连接到PLL使能选择数据，输出端连接到PLL单元的PLLEN引脚；

触发器，触发器的D引脚连接到PLL参数配置数据，Q引脚连接到PLL单元的参数配置端口；

计数器，计数器的输出端连接到选择器的第二通道。

在本发明的一个优选实施例中，时钟切换单元包括：

时钟切换选择器，时钟切换选择器的第一通道连接到外部晶振，第二通道连接到PLL单元的第一输出端，数据选通控制端连接到时钟控制单元的输出端，输出端连接到时钟产生单元。

在本发明的一个优选实施例中，时钟产生单元包括：

缓冲器，缓冲器的输入端连接到时钟切换单元的输出端，输出端连接到其他功能模块；

第一时钟门控，第一时钟门控的输入端连接到时钟切换单元的输出端，输出端连接到其他功能模块；

分频器和第二时钟门控，分频器的输入端连接到时钟切换单元的输出端，输出端连接到第二时钟门控的输入端，第二时钟门控的输出端连接到其他功能模块。

尽管已经示出和描述了本发明的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本发明的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由所附权利要求及其等同物限定。

上述实施例，特别是任何“优选”实施例是实现的可能示例，并且仅为了清楚地理解本发明的原理而提出。可以在不脱离本文所描述的技术的精神和原理的情况下对上述实施例进行许多变化和修改。所有修改旨在被包括在本公开的范围内并且由所附权利要求保护。

Claims (10)

1.一种通用的PLL时钟控制电路，其特征在于，包括：

PLL单元，所述PLL单元配置为接收外部晶振输出的通用时钟单元提供的低频信号，并将低频系统时钟倍频到芯片所需的高频时钟；

PLL参数控制单元，所述PLL参数控制单元的输出端连接到PLL单元，并配置为实时更新PLL单元的时钟配置参数；

时钟控制单元，所述时钟控制单元的输入端连接外部晶振和PLL单元的输出端，并配置为基于软件或硬件的选择配置信息输出选择时钟频率的控制信号；

时钟切换单元，时钟切换单元的输入端连接外部晶振、PLL单元的输出端和时钟控制单元的输出端，时钟切换单元配置为根据时钟控制单元输出的控制信号选择输出的时钟频率；

时钟产生单元，时钟产生单元的输入端连接时钟切换单元的输出端，时钟产生单元配置为接收时钟切换单元输出的时钟频率，并将时钟切换单元输出的时钟频率降频到其他功能模块所需的时钟频率。

2.根据权利要求1所述的电路，其特征在于，时钟控制单元包括：

第一反相器，第一反相器的输入端连接到可编程存储器的输出端；

第一与门，第一与门的第一输入端连接到第一反相器的输出端，第二输入端连接到软件配置的bypass PLL信号；

第一触发器，第一触发器的D引脚连接到第一与门的输出端，CLK引脚连接外部晶振；

第二触发器，第二触发器的D引脚连接到第一触发器的Q引脚，CLK引脚连接外部晶振；

第二反相器，第二反相器的输入端连接到第二触发器的Q引脚；

第三触发器，第三触发器的D引脚连接到PLL单元的Lock输出端，CLK引脚连接外部晶振；

第四触发器，第四触发器的D引脚连接到第三触发器的Q引脚，CLK引脚连接外部晶振；

延迟电路，延迟电路的输入端连接到第四触发器的Q引脚；

选择器，选择器的第一通道连接到软件频点选择配置的数据，第二通道连接到延迟电路的输出端，数据选通控制端连接到时钟切换配置的数据；

第二与门，第二与门的第一输入端连接到第二反相器的输出端，第二输入端连接到选择器的输出端，输出端连接到时钟切换单元。

3.根据权利要求1所述的电路，其特征在于，PLL参数控制单元包括：

选择器，选择器的第一通道连接到PLL使能配置数据，数据选通控制端连接到PLL使能选择数据，输出端连接到PLL单元的PLLEN引脚；

触发器，触发器的D引脚连接到PLL参数配置数据，Q引脚连接到PLL单元的参数配置端口；

计数器，计数器的输出端连接到选择器的第二通道。

4.根据权利要求1所述的电路，其特征在于，时钟切换单元包括：

时钟切换选择器，时钟切换选择器的第一通道连接到外部晶振，第二通道连接到PLL单元的第一输出端，数据选通控制端连接到时钟控制单元的输出端，输出端连接到时钟产生单元。

5.根据权利要求1所述的电路，其特征在于，时钟产生单元包括：

缓冲器，缓冲器的输入端连接到时钟切换单元的输出端，输出端连接到其他功能模块；

第一时钟门控，第一时钟门控的输入端连接到时钟切换单元的输出端，输出端连接到其他功能模块；

分频器和第二时钟门控，分频器的输入端连接到时钟切换单元的输出端，输出端连接到第二时钟门控的输入端，第二时钟门控的输出端连接到其他功能模块。

6.一种SOC芯片，其特征在于，所述SOC芯片包括通用的PLL时钟控制电路，所述通用的PLL时钟控制电路包括：

PLL单元，所述PLL单元配置为接收外部晶振输出的通用时钟单元提供的低频信号，并将低频系统时钟倍频到芯片所需的高频时钟；

PLL参数控制单元，所述PLL参数控制单元的输出端连接到PLL单元，并配置为实时更新PLL单元的时钟配置参数；

时钟控制单元，所述时钟控制单元的输入端连接外部晶振和PLL单元的输出端，并配置为基于软件或硬件的选择配置信息输出选择时钟频率的控制信号；

时钟切换单元，时钟切换单元的输入端连接外部晶振、PLL单元的输出端和时钟控制单元的输出端，时钟切换单元配置为根据时钟控制单元输出的控制信号选择输出的时钟频率；

时钟产生单元，时钟产生单元的输入端连接时钟切换单元的输出端，时钟产生单元配置为接收时钟切换单元输出的时钟频率，并将时钟切换单元输出的时钟频率降频到其他功能模块所需的时钟频率。

7.根据权利要求6所述的SOC芯片，其特征在于，时钟控制单元包括：

第一反相器，第一反相器的输入端连接到可编程存储器的输出端；

第一与门，第一与门的第一输入端连接到第一反相器的输出端，第二输入端连接到软件配置的bypass PLL信号；

第一触发器，第一触发器的D引脚连接到第一与门的输出端，CLK引脚连接外部晶振；

第二触发器，第二触发器的D引脚连接到第一触发器的Q引脚，CLK引脚连接外部晶振；

第二反相器，第二反相器的输入端连接到第二触发器的Q引脚；

第三触发器，第三触发器的D引脚连接到PLL单元的Lock输出端，CLK引脚连接外部晶振；

第四触发器，第四触发器的D引脚连接到第三触发器的Q引脚，CLK引脚连接外部晶振；

延迟电路，延迟电路的输入端连接到第四触发器的Q引脚；

选择器，选择器的第一通道连接到软件频点选择配置的数据，第二通道连接到延迟电路的输出端，数据选通控制端连接到时钟切换配置的数据；

第二与门，第二与门的第一输入端连接到第二反相器的输出端，第二输入端连接到选择器的输出端，输出端连接到时钟切换单元。

8.根据权利要求6所述的SOC芯片，其特征在于，PLL参数控制单元包括：

选择器，选择器的第一通道连接到PLL使能配置数据，数据选通控制端连接到PLL使能选择数据，输出端连接到PLL单元的PLLEN引脚；

触发器，触发器的D引脚连接到PLL参数配置数据，Q引脚连接到PLL单元的参数配置端口；

计数器，计数器的输出端连接到选择器的第二通道。

9.根据权利要求6所述的SOC芯片，其特征在于，时钟切换单元包括：

时钟切换选择器，时钟切换选择器的第一通道连接到外部晶振，第二通道连接到PLL单元的第一输出端，数据选通控制端连接到时钟控制单元的输出端，输出端连接到时钟产生单元。

10.根据权利要求6所述的SOC芯片，其特征在于，时钟产生单元包括：

缓冲器，缓冲器的输入端连接到时钟切换单元的输出端，输出端连接到其他功能模块；

第一时钟门控，第一时钟门控的输入端连接到时钟切换单元的输出端，输出端连接到其他功能模块；

分频器和第二时钟门控，分频器的输入端连接到时钟切换单元的输出端，输出端连接到第二时钟门控的输入端，第二时钟门控的输出端连接到其他功能模块。

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