CN102857222B - 一种系统时钟的动态调整方法和电路 - Google Patents

Abstract

本发明公开了一种系统时钟的动态调整方法和电路，依据本发明，通过对锁相环配置寄存器配置操作的读取来关断锁相环时钟输出的方式，动态设置锁相环的配置值，由硬件自动完成锁相环的关断，相应地，通过计时控制，匹配锁相环模式变换的时间，开启锁相环时钟输出，从而，保证了锁相环时钟的完整性。这种时钟切换，由片上的硬件替换CPU来实现，既减轻了软件的负担和时序控制，提高了系统时钟的可靠性，也减轻了CPU的负担。

Description

一种系统时钟的动态调整方法和电路

技术领域

本发明涉及一种系统时钟动态调整方法和电路，具体是涉及一种SoC（System on Chip，片上系统）中系统时钟的动态调整方法和电路。

背景技术

涉及到系统时钟的动态调整，不可避免的会使用一个概念，就是IP核（Intellectual Property core，知识产权核）。IP核是一段具有特定电路功能的硬件描述语言程序，该程序与集成电路工艺无关，可以移植到不同的半导体工艺中去生产集成电路芯片。

利用IP核设计电子系统，引用方便，修改基本元件的功能容易。具有复杂功能和商业价值的IP核一般具有知识产权，尽管IP核的市场活动还不规范，但是仍有许多集成电路设计公司从事IP核的设计、开发和营销工作。IP核有两种，与工艺无关的VHDL（Very-High-Speed Integrated Circuit Hardware Description Language，超高速硬件描述语言，IEEE-1076，简称87版硬件描述语言）程序称为软核；具有特定电路功能的集成电路版图称为硬核。硬核一般不允许更改，利用硬核进行集成电路设计难度大，但是容易成功流片。再一类IP核称为固核。

不同的IP核可能属于不同的时钟域，随着SoC芯片设计复杂度的增加，基于IP核集成和片上设计自身的需要，其内部时钟设计越来越复杂，一个SoC芯片内部通常存在若干个时钟域，且存在越来越多的趋势，那么，由时钟网络引起的系统动态管理成为近年来研究的重点。

通常，一颗SoC芯片的工作状态变化很大，在一些应用中可能需要所有的片上模块协同工作，而在另一些应用中可能仅需要其中的部分模块工作，这就会涉及到动态的开关芯片内部模块的时钟，并动态的配置芯片内部模块的时钟频率，且不同的时钟域可能在不同的时间段内还存在不同的工作模式，工作模式之间的转换对系统时钟的调整影响也会很大。因此，系统时钟调整的方法对SoC性能的影响会非常大。

在SoC上，工作时钟源自其内部集成的锁相环（PLL，Phase Locked Loop），图1表示锁相环的电气原理，它可以对外部的晶振输入时钟进行鉴相，滤波，压控振荡等实现芯片需要的频率时钟。由于触发器和锁存器是时序电路的基本存储单元，这种模拟电路的结构属性导致从改变到稳定输出，锁相环会经历一个不稳定输出的状态，称为亚稳态，并且这一状态是不可控的。如，对于一个触发器，在时钟触发沿前，数据必须保持一个setup时间不变，并且在时钟触发沿后数据也必须保持一个hold的时间不变，若输入数据的保持时间不能满足setup或hold需求，则触发器判决错误，不能正确将数据存储，这是触发器输出处于随机的0或者1的不稳定状态。

针对亚稳态，当进行跨时钟域操作时，锁相环会预留一个powerdown（电源中断）的接口来避免不稳定输出，或者提供一个lock（锁定）信号，标志锁相环进入稳定状态。然而，在时钟的频率进行改变时，锁相环自身并不稳定，为保证时钟质量，芯片都需要两个时钟源，也就是晶振时钟和锁相环时钟。当需要进行时钟配置时，PLL就进入了一个不稳定的状态，这个状态的时钟质量是无法保证的（甚至带有毛刺），这对整个芯片的影响是非常大的，此时一般需要首先将工作时钟切换到外部晶振时钟域上，然后再配置锁相环，当确保锁相环稳定输出后，再把时钟切回到锁相环新的输出时钟。这样的增加了CPU的负担，而且对于不同的PLL实时性很差---有的PLL通过lock信号指示时钟稳定，有的PLL必须等待固定的时间才能保证时钟的稳定。

发明内容

因此，本发明的目的在于提供一种基于硬件实现的系统时钟的动态调整方法和电路，这种电路依据锁相环的工作原理，保证系统时钟的可靠性，并降低CPU的负担。

依据本发明一个方面的一种系统时钟的动态调整电路，应用于SoC，包括：

配置电路，控制锁相环的配置寄存器，以在该配置寄存器发生写操作时，产生一个标志信号；

跨时钟域同步器，连接所述读电路，以把所述标志信号同步锁相环时钟域；

门控电路，该门控电路的门极连接所述跨时钟域同步器，而主控输入端子连接锁相环时钟输出信号端；

控制计数器，连接在跨时钟域同步器或其前级电路，以在所述写操作对应的锁相环模式变换结束时，控制前级对应的标志信号的翻转。

依据本发明另一个方面的一种系统时钟的动态调整方法，应用于SoC，包括以下步骤：

1）在配置时钟域当锁相环的配置寄存器发生写操作时，生成一个标志信号；

2）把所述标志信号同步到锁相环时钟域；

4）经由一门控电路输出的锁相环时钟输出信号受控于被同步到锁相环时钟域的所述标志信号而关断；

5）在所述写操作对应的锁相环模式变换结束时，控制所述标志信号的翻转。

依据本发明，通过对锁相环配置寄存器配置操作的读取来关断锁相环时钟输出的方式，动态设置锁相环的配置值，由硬件自动完成锁相环的关断，相应地，通过计时控制，匹配锁相环模式变换的时间，开启锁相环时钟输出，从而，保证了锁相环时钟的完整性。这种时钟切换，由片上的硬件替换CPU来实现，既减轻了软件的负担和时序控制，提高了系统时钟的可靠性，也减轻了CPU的负担。

上述系统时钟的动态调整电路，还包括把所述读电路连接到OSC而将所述标志信号同步到OSC时钟域的跨时钟域同步电路，以控制锁相环采样新配置的时间。

上述系统时钟的动态调整方法，通过计时控制确定锁相环模式变换结束与否，该计时控制触发于所述配置寄存器写操作信号。

上述系统时钟的动态调整方法，所述计时控制通过对OSC脉冲计数的方式实现。

上述系统时钟的动态调整方法，针对不同的锁相环模式变换匹配相应的计时时间。

上述系统时钟的动态调整方法，把所述标志信号同步到OSC时钟域，控制锁相环采样新配置值的时间。

附图说明

图1为锁相环原理框图。

图2为依据本发明的一种系统时钟的动态调整的原理框图。

具体实施方式

首先借助说明书附图1简述锁相环原理，锁相环是指一种电路或者模块，它用在通信的接收机中对接收到的信号进行处理，并从其中提取某个时钟的相位信息。或者说，对于接收到的信号，仿制一个时钟信号，使得这两个信号从某种角度来看是同步的（或者说，相干的）。由于锁定情形下（即完成捕捉后），该仿制的时钟信号相对于接收到的信号中的时钟信号具有一定的相差，所以很形象地称其为锁相器。

在图1所示的结构中，鉴相器用来鉴别输入信号Ui与输出信号Uo之间的相位差，并输出误差电压Ud 。Ud 中的噪声和干扰成分被低通性质的环路滤波器滤除，形成压控振荡器（VCO）的控制电压Uc。Uc作用于压控振荡器的结果是把它的输出振荡频率fo拉向环路输入信号频率fi ，当二者相等时，环路被锁定 ，称为入锁。维持锁定的直流控制电压由鉴相器提供，因此鉴相器的两个输入信号间留有一定的相位差。

在SoC中，锁相环作为频率合成电路，提供系统时钟。如背景技术部分所述，当前为了提高锁相环的稳定性，保证系统时钟的质量，芯片需要两个时钟源，OSC时钟和PLL时钟，正常模式下，PLL提供芯片所需要的时钟，但当PLL进入不稳定状态或者发生错误时，OSC时钟可以临时充当工作时钟使芯片以较低的效率工作。

在系统工作时，经常需要改变PLL的输出时钟，这时候PLL的时钟就进入一个短暂的不稳定状态，而此时的不稳定时钟对于芯片来说是致命的，因此我们设计了电路控制，确保PLL的不稳定时钟不会影响芯片，同时也利于CPU的控制。在图2所示的结构中，出于OSC时钟域的PLL控制，即产生PLL时钟的基础性器件。

参见说明书附图2所示的结构，包含三个时钟域，以此为配置时钟域，OSC时钟域和PLL时钟域（即锁相环时钟域，由该时钟域输出稳定的系统时钟），在这样的结构中，表现为应用于SoC的一种系统时钟的动态调整电路，包括：

配置电路，连接锁相环的配置寄存器，以在该配置寄存器发生写操作时，产生一个标志信号，即通过检测锁相环的配置寄存器发生的写操作确定锁相环模式的变化；

跨时钟域同步器，连接所述读电路，以把所述标志信号同步锁相环时钟域，所初始获得的标志信号出于锁相环的配置寄存器所处的时钟域，在图2所示的结构中，标识为配置时钟域，在锁相环所处的时钟域，也就是图2中所示的PLL时钟域要想使用所述标志信号，需要把所述标志信号最终同步到锁相环所处的时钟域，该信号作为一个开关量使用；

从而，配置门控电路，该门控电路控制锁相环时钟输出的关断和开启，那么相应地，作为开关量使用的所述标志信号被同步到PLL时钟域后，输入到该门控电路的门极而关断该门控电路，从而主控输入端子连接的锁相环时钟输出信号端被关断，实现通过内部产生的配置标记取代锁相环模式控制；

在上述电路的基础上还应当配置用于所述门控电路开启的控制电路，简单的控制电路采用计时控制。公知的，在具体的应用条件下，锁相环模式转换的所占用的时钟周期是知的，因此，通过触发计时器，然后技术完毕开启所述门控电路的方式。

首先是计时器的触发，可以由所述标志信号触发，也可以由写操作本身触发。而关于计时，在内部可以通过计算时钟脉冲数进行计时，那么就可以采用高速计数器，表示为控制计数器，连接在跨时钟域同步器或其前级电路，以在所述写操作对应的锁相环模式变换结束时，控制前级对应的标志信号的翻转，从而实现门控电路的开启，而输出如附图2所示的pll_clock_gate信号。

在上述的电路结构中，还包括把所述读电路连接到OSC而将所述标志信号同步到OSC时钟域的跨时钟域同步电路，以控制锁相环采样新配置的时间。由于OSC的时钟频率要远远低于PLL时钟，可以保证PLL采样新的配置值时已经完成了对门控时钟的关断，这样即便在配置PLL时出现不稳定的状态，由于后面的门控处于关断状态，也不会对系统造成影响。对于门控的开启，针对该结构，内部做了对晶振OSC的控制计数器，根据不同PLL的参数，设置不同的值控制PLL的打开时间。

在上述的系统时钟动态调整电路中，应用一种系统时钟的动态调整方法，包括：

1）在配置时钟域当锁相环的配置寄存器发生写操作时，我们认为锁相环的值将要发生变化，或者说锁相环的模式将要发生变化，生成一个标志信号cfg_lock_sync，用于关断门控；

2）那么，要关断门控，首先要把所述标志信号同步到锁相环时钟域；

4）经由一门控电路输出的锁相环时钟输出信号受控于被同步到锁相环时钟域的所述标志信号而关断；

5）在所述写操作对应的锁相环模式变换结束时，控制所述标志信号的翻转，实现锁相环时钟输出的控制。

在通过计时控制确定锁相环模式变换结束与否的步骤中，该计时控制触发于所述配置寄存器写操作信号。当然，所说的写操作信号可以经过一系列的调整后而触发，这里通过中间电路忽略的方式表达了控制链接。

一种最直接的方式是所述计时控制通过对OSC脉冲计数的方式实现。且由于OSC时钟是PLL时钟的时钟源，据此更容易且更可靠的进行门控控制。

为了节省资源，需要针对不同的锁相环模式变换匹配相应的计时时间。如前所述，锁相环的模式变换在不同的应用中会有不同的时钟周期的消耗，但在确定的IC中，所消耗的时钟周期是可以确知的，因此，通过简单的逻辑设计，就可以针对不同的PLL参数，设置不同的值而控制PLL时钟输出的打开时间。

进而，把所述标志信号同步到OSC时钟域，控制锁相环采样新配置值的时间。

Claims (5)

1.一种系统时钟的动态调整电路，应用于SoC，其特征在于，包括：

配置电路，控制锁相环的配置寄存器，以在该配置寄存器发生写操作时，产生一个标志信号；

跨时钟域同步器，连接所述配置电路，以把所述标志信号同步到锁相环时钟域；

门控电路，该门控电路的门极连接所述跨时钟域同步器，而主控输入端子连接锁相环时钟输出信号端；

控制计数器，连接在跨时钟域同步器或其前级电路，以在所述写操作对应的锁相环模式变换结束时，控制前级对应的标志信号的翻转；

跨时钟域同步电路，用以把所述配置电路连接到OSC而将所述标志信号同步到OSC时钟域，以控制锁相环采样新配置的时间。

2.一种系统时钟的动态调整方法，应用于SoC，其特征在于，包括：

1）在配置时钟域上，当锁相环的配置寄存器发生写操作时，生成一个标志信号；

2）把所述标志信号同步到锁相环时钟域；

4）经由一门控电路，输出的锁相环时钟输出信号受控于被同步到锁相环时钟域的上述标志信号而关断；

5）在所述写操作对应的锁相环模式变换结束时，控制所述标志信号的翻转；

把所述标志信号同步到OSC时钟域，控制锁相环采样新配置值的时间。

3.根据权利要求2所述的系统时钟的动态调整方法，其特征在于，通过计时控制确定锁相环模式变换结束与否，该计时控制触发于所述配置寄存器写操作信号。

4.根据权利要求3所述的系统时钟的动态调整方法，其特征在于，所述计时控制通过对OSC脉冲计数的方式实现。

5.根据权利要求2至4任一所述的系统时钟的动态调整方法，其特征在于，针对不同的锁相环模式变换匹配相应的计时时间。