JP2008042810A - Ｐｌｌ回路 - Google Patents

Abstract

【課題】 引込み時間の短縮化が図られたＰＬＬ回路を提供する。
【解決手段】 第１のクロックＣＬＫ１のＮ・Ｙ倍の周波数の第２のクロックＣＬＫ２が入力されるリセット付分周器１８が、断検出回路１７で検出された入力クロックＣＬＫＩＮの停止を受けて分周をリセットし、再び入力クロックＣＬＫＩＮが入力されたことが断検出器１７で検出されたことを受けて分周を開始して第３のクロックＣＬＫ３を生成して位相比較器１２に入力する。
【選択図】 図１

Description

本発明は、光伝送装置や移動通信装置等のデジタル装置におけるＰＬＬ回路に関する。

従来より、入力クロック由来の所定のクロックに基づいてその所定のクロックのＮ倍（但し、Ｎは１を含む正の整数）の周波数の出力クロックを生成して出力するＰＬＬ回路が知られている。このＰＬＬ回路は、光伝送装置や移動通信装置等のデジタル装置に好適に組み込まれ、そのデジタル装置に必要な基本クロックを生成する回路である。

ＰＬＬ回路の、デジタル装置における目的は、そのＰＬＬ回路に入力されるクロックの周波数を、そのデジタル装置に必要な周波数に変換することである。また、ＰＬＬ回路は、入力となるクロックに重畳される雑音を抑制する目的のためにも使用される。さらに、ＰＬＬ回路は、そのＰＬＬ回路にクロックが入力されない状態においても、そのＰＬＬ回路では所定の周波数のクロックが生成されるため、出力クロックが途絶えるというようなことはなく、従ってデジタル装置においてクロックを供給し続ける必要があるデジタル回路へのクロック供給用としても使用される。

図５は、従来の、アクティブフィルタを用いたＰＬＬ回路の構成を示す図である。

図５に示すＰＬＬ回路１００には、入力クロックＣＬＫＩＮを１／Ｍ（但し、Ｍは１以上の正の整数）に分周して第１のクロックＣＬＫ１を生成する分周器１０１が備えられている。

また、ＰＬＬ回路１００には、第１のクロックＣＬＫ１と後述する第３のクロックＣＬＫ３とが入力される位相比較器１０２が備えられている。この位相比較器１０２は、第１のクロックＣＬＫ１と第３のクロックＣＬＫ３との位相を比較し、これら第１，第３のクロックＣＬＫ１，ＣＬＫ３の位相差に応じた位相比較結果信号ＰＯＵＴを出力する。

さらに、ＰＬＬ回路１００には、プリフィルタ１０３と、アクティブフィルタ１０４と、ポストフィルタ１０５とが備えられている。プリフィルタ１０３は、抵抗素子１０３ａとコンデンサ素子１０３ｂから構成されている。また、アクティブフィルタ１０４は、抵抗素子１０４ａと、オペアンプ１０４ｂと、そのオペアンプ１０４ｂの入出力間に接続され積分回路を構成する抵抗素子１０４ｃおよびコンデンサ素子１０４ｄと、基準電圧を生成する電源部１０４ｅとから構成されている。さらに、ポストフィルタ１０５は、抵抗素子１０５ａとコンデンサ素子１０５ｂから構成されている。尚、プリフィルタ１０３およびポストフィルタ１０５は、位相比較器１０２から出力される位相比較結果信号ＰＯＵＴのうちの、アクティブフィルタ１０４で除去される高域成分の信号よりも更なる高域成分の信号を除去するために備えられている。

さらに、ＰＬＬ回路１００には、電圧制御型発振器１０６が備えられている。この電圧制御型発振器１０６は、後述する制御入力信号ＣＮＴを受けて、第１のクロックＣＬＫ１のＮ倍（但し、Ｎは１を含む正の整数）の周波数の第２のクロックＣＬＫ２を出力する。第２のクロックＣＬＫ２は、バッファ１０７を経由して出力クロックＣＬＫＯＵＴとして外部に出力されるとともに分周器１０８にも入力される。

分周器１０８は、第２のクロックＣＬＫ２を１／Ｎに分周して第３のクロックＣＬＫ３を出力する。第３のクロックＣＬＫ３は、前述した位相比較器１０２に入力される。

このように構成されたＰＬＬ回路１００では、位相比較器１０２から第１のクロックＣＬＫ１と第３のクロックＣＬＫ３との位相差に応じた位相比較結果信号ＰＯＵＴが出力され、プリフィルタ１０３を経由してオペアンプ１０４ｂの一端に入力される。オペアンプ１０４ｂは、そのオペアンプ１０４ｂからの出力電圧を、抵抗素子１０４ｃおよびコンデンサ素子１０４ｄからなる積分回路で積分してフィードバックさせて得られた電圧と、そのオペアンプ１０４ｂの他端に入力されている基準電圧とを比較することにより、位相比較結果信号ＰＯＵＴの低域成分を抽出し、ポストフィルタ１０５を経由して電圧制御型発振器１０６に制御入力信号ＣＮＴとして入力する。このように、ＰＬＬ回路１００では、第１のクロックＣＬＫ１と第３のクロックＣＬＫ３との位相差に応じた位相誤差信号である位相比較結果信号ＰＯＵＴを、電圧制御型発振器１０６に入力される直流レベルの制御入力信号ＣＮＴに反映させることにより、第１のクロックＣＬＫ１と第３のクロックＣＬＫ３との位相を合わせるようにループ動作する。このループ動作により、ＰＬＬ回路１００から出力される出力クロックＣＬＫＯＵＴを、入力クロックＣＬＫＩＮに位相同期させることができ、以下の関係の出力周波数を得ることができる。

出力クロックＣＬＫＯＵＴの周波数＝入力クロックＣＬＫＩＮの周波数×Ｎ÷Ｍ
図６は、従来の、パッシブフィルタを用いたＰＬＬ回路の構成を示す図である。

図６に示すＰＬＬ回路２００は、図５に示すＰＬＬ回路１００と比較し、プリフィルタ１０３およびアクティブフィルタ１０４が、ラグリードフィルタ２０１に置き換えられている点が異なっている。

ラグリードフィルタ２０１は、一端が位相比較器１０２の出力に接続された抵抗素子２０１ａと、その抵抗素子２０１ａの他端とグラウンドとの間に直列接続された抵抗素子２０１ｂおよびコンデンサ素子２０１ｃからなるローパスフィルタである。

このＰＬＬ回路２００では、位相比較器１０２から出力される、第１のクロックＣＬＫ１と第３のクロックＣＬＫ３との位相差に応じた位相比較結果信号ＰＯＵＴが、ラグリードフィルタ２０１に入力され、そのラグリードフィルタ２０１で位相比較結果信号ＰＯＵＴの低域成分が抽出され、ポストフィルタ１０５を経由して電圧制御型発振器１０６に制御入力信号ＣＮＴとして入力される。このように、このＰＬＬ回路２００においても、第１のクロックＣＬＫ１と第３のクロックＣＬＫ３との位相差に応じた位相誤差信号である位相比較結果信号ＰＯＵＴを、電圧制御型発振器１０６に入力される制御入力信号ＣＮＴに反映させることにより、第１のクロックＣＬＫ１と第３のクロックＣＬＫ３との位相を合わせるようにループ動作する。このループ動作により、ＰＬＬ回路２００から出力される出力クロックＣＬＫＯＵＴを、入力クロックＣＬＫＩＮに位相同期させることができる。

一般に、ＰＬＬ回路において、入力クロックが入力されてから、出力クロックが入力クロックに位相同期するまでの期間を引込み時間と称し、ＰＬＬの性能の一つとしている。この引込み時間は、ＰＬＬの主性能であるループ帯域（カットオフ周波数）やダンピングファクタによるところが大きく、引込み時間を短くするためにはループ帯域を上げたり、あるいはダンピングファクタを下げたりする必要がある。このため、引込みの過程において、ループ帯域を上げたりダンピングファクタを下げる等の工夫を行ない、引込み時間を短くするということが行なわれている。

ここで、消費電力削減のために間欠動作が行なわれるＰＬＬ回路において、ＰＬＬ動作に復帰するにあたり、入力クロックと出力クロックの位相に大きな差がある場合であっても、引込み時間を短縮化する技術が提案されている（特許文献１参照）。この技術では、入力クロックを分周する固定分周器と出力クロックを分周する可変分周器との双方にリセット機能を設け、ＰＬＬ動作に復帰した時点で、上記２つの分周器からの信号の位相を位相比較器で比較して初期位相誤差を検出し、位相の進んでいる方の分周器をリセットし、次いで、位相の遅れている方の分周器の出力の立ち上がりに合わせてリセットを解除することにより位相合わせが行なわれる。
特開平１０−３０８６６７号公報

しかし、上述した特許文献１に提案された技術では、位相比較器に入力される２つの分周器からの信号の位相をほぼ合せてから後段に伝えているため、後段に伝えた後の引込み時間は短縮されるが、位相がほぼ合うまでは後段への信号伝達を遮断しているため、入力クロック再開時点から見ると引込み完了までには結局時間がかかるという問題がある。また、初期位相誤差を検出する期間と、位相合わせが行なわれた後の期間との切り替え時に、位相が変化してしまう可能性もある。

本発明は、上記事情に鑑み、引込み時間の短縮化が図られたＰＬＬ回路を提供することを目的とする。

上記目的を達成する本発明のＰＬＬ回路は、入力クロック由来の第１のクロックに基づいてその第１のクロックのＮ倍（但し、Ｎは１を含む正の整数）の周波数の出力クロックを生成して出力するＰＬＬ回路において、
制御入力を受けて上記第１のクロックのＮ・Ｙ倍（但し、Ｙは２以上の正の整数）の周波数の第２のクロックを生成する発振器と、
上記発振器から出力された第２のクロックを１／Ｙに分周して出力クロックを生成する出力側分周器と、
入力クロックの停止および再開を検出する断検出回路と、
上記発振器から出力された第２のクロックと、上記断検出回路で検出された入力クロックの停止および再開の検出結果とが入力され、入力クロックが一旦停止した後の再開を受けて、その第２のクロックが１／（Ｎ・Ｙ）に分周された周波数であって、かつ調整された位相の第３のクロックを生成するリセット付分周器と、
上記第１のクロックと、上記リセット付分周器で生成された第３のクロックとが入力され、その第１のクロックと該第３のクロックの位相を比較する位相比較器と、
上記位相比較器による位相比較結果を受けて上記制御入力を生成して上記発振器に入力する制御入力生成器とを備えたことを特徴とする。

本発明のＰＬＬ回路は、第１のクロックのＮ・Ｙ倍の周波数の第２のクロックが入力されるリセット付分周器が、断検出回路で検出された入力クロックの停止を受けて分周をリセットし、再び入力クロックが入力されたことが断検出器で検出されたことを受けて分周を開始して第３のクロックを生成して位相比較器に入力するものである。ここで、リセット付分周器に入力される第２のクロックの周波数は第１のクロックのＮ・Ｙ倍の周波数である。このように高い周波数を分周するリセット付分周器を備え、第１のクロックの、例えば立ち上がり時刻に比較的近い時刻で立ち上がるように位相調整された第３のクロックを生成して位相比較器に入力する。このため、第１のクロックと第３のクロックとの初期位相差を、その高い周波数一周期の時間に相当する位相差以内に抑えることができる。従って、第１のクロックと第３のクロックとの位相同期が即座に確定し、ＰＬＬの主特性であるループ帯域やダンピングファクタを変更することもなく、入力クロックが入力されてから、出力クロックが入力クロックに位相同期するまでの引込み時間の短縮化が図られる。

ここで、入力クロックを１／Ｍ（但し、Ｍは１以上の正の整数）に分周して上記第１のクロックを生成する入力側分周器を備えたものであることが好ましい。

このようにすると、位相比較器に入力される第１のクロックの周波数（原周波数）が１／Ｍに低減されるため、原周波数で動作する位相比較器と比較し、位相比較器の回路構成を簡素化することができる。

また、上記位相比較器が、入力クロック停止時に、上記第３のクロックと同一周波数のクロックを出力するものであることも好ましい。

このようにすると、入力クロック停止時に、位相比較器から第３のクロックと同一周波数の位相比較結果が出力されるため、発振器の周波数を最大の周波数と最低の周波数との中間の周波数に維持することができる。従って、出力クロックを平均的な周波数に維持しておくことができ、引込み時間のさらなる短縮化が図られる。

さらに、上記制御入力生成器が、上記断検出回路で検出された入力クロックの停止および再開の検出結果を受けて、入力クロックの停止時には積分動作を停止する積分回路を含むものであることも好ましい態様である。

このように、入力クロックの停止時には積分動作を停止すると、発振器への制御入力の電圧を平均的な電圧（例えば、電源電圧が３．３Ｖの場合は、その半分の１．６５Ｖの電圧）にすることができるため、出力クロックを平均的な周波数に維持しておくことができる。従って、引込み時間のさらなる短縮化が図られる。

また、上記制御入力生成器が、上記位相比較器からの、上記第１のクロックが上記第３のクロックよりも位相が進んでいるときの位相比較結果を表わす第１の信号レベルと、上記第１のクロックが上記第３のクロックよりも位相が遅れているときの位相比較結果を表わす第２の信号レベルとの中間のレベルにバイアスされた積分回路を含むものであることも好ましい。

このようにすると、制御入力生成器は、発振器への制御入力の電圧を平均的な電圧にすることができるため、出力クロックを平均的な周波数に維持しておくことができ、従って引込み時間のさらなる短縮化が図られる。

さらに、上記断検出回路が、リトリガブルモノマルチバイブレータからなることも好ましい。

このようにすると、断検出回路を簡単に構成することができる。

本発明によれば、引込み時間の短縮化が図られたＰＬＬ回路を提供することができる。

以下、本発明の実施形態について説明する。

図１は、本発明のＰＬＬ回路の第１実施形態の構成を示す図である。

図１に示すＰＬＬ回路１０は、入力クロックＣＬＫＩＮ由来の第１のクロックＣＬＫ１に基づいて、その第１のクロックＣＬＫ１のＮ倍（但し、Ｎは１を含む正の整数）の周波数の出力クロックＣＬＫＯＵＴを生成して出力するＰＬＬ回路である。

このＰＬＬ回路１０には、入力クロックＣＬＫＩＮを１／Ｍ（但し、Ｍは１以上の正の整数）に分周して第１のクロックＣＬＫ１を生成する分周器１１（本発明にいう入力側分周器の一例に相当）が備えられている。

また、このＰＬＬ回路１０には、第１のクロックＣＬＫ１と、後述する第３のクロックＣＬＫ３とが入力され、これら第１のクロックＣＬＫ１と第３のクロックＣＬＫ３の位相を比較する位相比較器１２が備えられている。位相比較器１２の回路構成については後述するが、この位相比較器１２は、入力クロックＣＬＫＩＮの停止時に、第３のクロックＣＬＫ３と同一周波数のクロックを出力するものである。

さらに、このＰＬＬ回路１０には、位相比較器１２による位相比較結果信号ＰＯＵＴを受けて制御入力信号ＣＮＴを生成する制御入力生成器１３が備えられている。この制御入力生成器１３は、プリフィルタ１３＿１と、アクティブフィルタ１３＿２と、ポストフィルタ１３＿３とから構成されている。プリフィルタ１３＿１は、抵抗素子１３＿１ａとコンデンサ素子１３＿１ｂから構成されている。また、アクティブフィルタ１３＿２は、抵抗素子１３＿２ａと、オペアンプ１３＿２ｂと、そのオペアンプ１３＿２ｂの入出力間に接続され積分回路を構成する抵抗素子１３＿２ｃおよびコンデンサ素子１３＿２ｄと、基準電圧を生成する電源部１３＿２ｅとから構成されている。さらに、ポストフィルタ１３＿３は、抵抗素子１３＿３ａとコンデンサ素子１３＿３ｂから構成されている。

また、このＰＬＬ回路１０には、電圧制御型発振器１４（本発明にいう発振器の一例に相当）と、バッファ１５と、分周器１６（本発明にいう出力側分周器の一例に相当）と、断検出回路１７と、リセット付分周器１８とが備えられている。

電圧制御型発振器１４は、後述する制御入力信号ＣＮＴを受けて、第１のクロックＣＬＫ１のＮ倍の周波数の第２のクロック２を出力する。第２のクロック２は、バッファ１５を経由して分周器１６に入力されるとともにリセット付分周器１７にも入力される。

分周器１６は、電圧制御型発振器１４から出力された第２のクロックＣＬＫ２を１／Ｙに分周して出力クロックＣＬＫＯＵＴとして外部に出力する。

断検出回路１７は、入力クロックＣＬＫＩＮの停止および再開を検出し、その検出結果を表わす検出結果信号Ｑを出力する。詳細には、この断検出回路１７は、リトリガブルモノマルチバイブレータから構成されており、入力クロックＣＬＫＩＮの周波数に応じて抵抗素子およびコンデンサ素子の定数が定められており、入力クロックＣＬＫＩＮが入力され続けている間は、検出結果信号Ｑとして‘Ｈ’レベルが出力され続ける。一方、入力クロックＣＬＫＩＮが所定時間（上記抵抗素子およびコンデンサ素子の定数で定められた時間）以上停止された場合は、検出結果信号Ｑは‘Ｈ’レベルから‘Ｌ’レベルに変化する。再び入力クロックＣＬＫＩＮが入力されると、検出結果信号Ｑは‘Ｌ’レベルから‘Ｈ’レベルに変化する。

リセット付分周器１８は、電圧制御型発振器１４から出力された第２のクロックＣＬＫ２と、断検出回路１７で検出された入力クロックＣＬＫＩＮの停止および再開の検出結果を表わす検出結果信号Ｑとが入力され、入力クロックＣＬＫＩＮが一旦停止した後の再開を受けて、第２のクロックＣＬＫ２が１／（Ｎ・Ｙ）に分周された周波数であって、かつ調整された位相の第３のクロックＣＬＫ３を生成する。具体的には、リセット付分周器１８は、検出結果信号Ｑが‘Ｈ’レベルにある間は分周を続け、検出結果信号Ｑが‘Ｌ’レベルになった時点でリセットされる。再び入力クロックＣＬＫＩＮが入力されて検出結果信号Ｑが‘Ｈ’レベルになると、分周を開始する。ここで、リセット付分周器１８に入力される第２のクロックＣＬＫ２の周波数は第１のクロックＣＬＫ１のＮ・Ｙ倍の周波数である。このように高い周波数を分周するリセット付分周器１８を備え、第１のクロックＣＬＫ１の、ここでは立ち上がり時刻に比較的近い時刻で立ち上がるように位相調整された第３のクロックＣＬＫ３を生成して位相比較器１２に入力する。このため、第１のクロックＣＬＫ１と第３のクロックＣＬＫ３との初期位相差を、その高い周波数一周期の時間に相当する位相差以内に抑えることができる。従って、第１のクロックＣＬＫ１と第３のクロックＣＬＫ３との位相同期が即座に確定し、ＰＬＬの主特性であるループ帯域やダンピングファクタを変更することもなく、入力クロックＣＬＫＩＮが入力されてから、出力クロックＣＬＫＯＵＴが入力クロックＣＬＫＩＮに位相同期するまでの引込み時間の短縮化が図られる。

ここで、リセット付分周器１８に、検出結果信号Ｑとして‘Ｌ’レベルが入力された時点で所望の値にプリセットする機能を備え、検出結果信号Ｑが‘Ｌ’レベルから‘Ｈ’レベルに変化した時点でプリセットされた値を第２のクロックＣＬＫ２でカウントするようにしてもよい。このようにすると、第３のクロックＣＬＫ３の立ち上がりを所望の位相に設定することができる。

次に、ＰＬＬ回路１０の引込み時間の詳細について説明する。引込み時間を考える場合、位相が合っているのかという観点と、周波数が合っているのかという観点とを考えることが重要である。

ＰＬＬは名前の如く位相同期であり、位相が一致することで、周波数が一致すると考えるものである。ＰＬＬの同期時間とは、出力クロックＣＬＫＯＵＴの位相および周波数が入力クロックＣＬＫＩＮの位相および周波数に一致する時間である。ここで、入力クロックＣＬＫＩＮが入力された時点で、上述したようにして位相および周波数を共に合わせ込むことで、ＰＬＬの主特性であるループ帯域やダンピングファクタを変更することなく、引込み時間の短縮化が図られる。

ＰＬＬの位相変化時（Ｐｈａｓｅ ｓｔｅｐ）の引込み時間については、以下の式で考えることができる（ＰＬＬ周波数シンセサイザ・回路設計法総合電子出版小沢利行氏著）。

ダンピングファクタζに応じて、３つの式（１），（２），（３）に分かれるが、結局のところ、∠θ（位相ステップ量）に比例した関数となる。

ここで、ｅ（ｔ）はＰＬＬの誤差を示す。また、ω_ｎは自然角周波数を示す。さらに、式（１），（２），（３）におけるζは、以下の条件とする。

式（１）ではζ＜１、式（２）ではζ＝１、式（３）ではζ＞１とする。

ＰＬＬの誤差を示すｅ（ｔ）は、式（１），（２），（３）から∠θを小さくすることが誤差（エラー）を減らすこととなる。即ち、引込みを早く達成することができる。

ここで、ＰＬＬ回路１０において、例えば、以下の条件を適用する。

入力クロックＣＬＫＩＮの周波数＝８ｋＨｚ
出力クロックＣＬＫＯＵＴの周波数＝１０ＭＨｚ
Ｍ＝１、Ｎ＝１２５０
この場合、位相比較器１２の周波数は、８ｋＨｚであり、位相比較器１２の最大の位相エラーは、±πとなり、時間としては、±６２．５μｓｅｃとなる。

ここで、ＰＬＬ回路１０への入力クロックＣＬＫＩＮが一旦停止した時点でリセット付分周器１８をリセットし、入力クロックＣＬＫＩＮの再開を受けて、第３のクロックＣＬＫ３を入力クロックＣＬＫＩＮに近い位相に合せるようにすることで、最大の位相誤差を（Ｎ×Ｙ÷２）倍抑圧することができる。即ち、上記式（１），（２）,（３）の∠θを、∠θ×２÷（Ｎ×Ｙ）とするものである。

次に、周波数変化時（ｆｒｅｑｕｅｎｃｙ ｓｔｅｐ）の引込み時間について考える。周波数変化時の引込み特性は、位相変化時の引込み特性と同様に、以下の式で考えることができる（ＰＬＬ周波数シンセサイザ・回路設計法総合電子出版小沢利行氏著）。

尚、式（４），（５），（６）におけるζは、以下の条件とする。

式（４）ではζ＜１、式（５）ではζ＝１、式（６）ではζ＞１とする。

周波数ステップも位相ステップと同様に、周波数誤差を減らすことが引込みを最短にする近道であることが判る。

ここで、入力クロックＣＬＫＩＮが一旦停止した状態において、如何に出力クロックＣＬＫＯＵＴを平均的な周波数に維持しておくのかが重要である。例えば、電圧制御型発振器１４の周波数は５ＭＨｚから１５ＭＨｚまでの範囲で発振できるものとする。その中心周波数は１０ＭＨｚとなるが、入力クロックＣＬＫＩＮが一旦停止した場合、従来の、図５に示すオペアンプ１０４ｂの出力電圧は上限を上回る（もしくは下限を下回る）電圧になってしまうため、出力クロックＣＬＫＯＵＴの周波数は、５ＭＨｚあるいは１５ＭＨｚとなってしまう。これを１０ＭＨｚ付近に合せることで、確実に誤差が減り、周波数引込みが早くなる。以下、図２を参照して説明する。

図２は、図１に示す位相比較器の回路構成を示す図である。

図２に示す位相比較器１２には、入力クロックＣＬＫＩＮ由来の第１のクロックＣＬＫ１が入力される第１のフリップフロップ１２＿１と、第３のクロックＣＬＫ３が入力される第２のフリップフロップ１２＿２と、これら第１，第２のフリップフロップ１２＿１，１２＿２からの出力信号が入力されるエクスクルーシブ・オアゲート１２＿３とが備えられている。

この位相比較器１２では、入力クロックＣＬＫＩＮの停止に伴い、第１のクロックＣＬＫ１が第１のフリップフロップ１２＿１に入力されない場合、第１のフリップフロップ１２＿１からは‘Ｌ’レベルの信号が出力される。この‘Ｌ’レベルの信号は、エクスクルーシブ・オアゲート１２＿３の一方に入力される。一方、第２のフリップフロップ１２＿２には、第３のクロックＣＬＫ３が入力されている。このため、第２のフリップフロップ１２＿２からは第３のクロックＣＬＫ３の周波数に応じた論理‘１’，‘０’の繰り返し信号が出力される。この論理‘１’，‘０’の繰り返し信号は、エクスクルーシブ・オアゲート１２＿３の他方に入力される。従って、エクスクルーシブ・オアゲート１２＿３からは、上記の繰り返し信号、即ち第３のクロックＣＬＫ３と同一周波数のクロックである位相比較結果信号ＰＯＵＴが出力される。

このように、入力クロックＣＬＫＩＮが一旦停止した状態において、位相比較器１２から第３のクロックＣＬＫ３と同一周波数の位相比較結果信号ＰＯＵＴが出力されるため、出力クロックＣＬＫＯＵＴを平均的な周波数に維持しておくことができる。従って、上述した１０ＭＨｚ付近に合せることができ、引込み時間の短縮化が図られる。

図３は、本発明のＰＬＬ回路の第２実施形態の構成を示す図である。

尚、図１に示すＰＬＬ回路１０の構成要素と同じ構成要素には同一の符号を付し、異なる点について説明する。

図３に示すＰＬＬ回路２０は、図１に示すＰＬＬ回路１０と比較し、抵抗素子１３＿２ｃとコンデンサ素子１３＿２ｄからなる積分回路に代えて、抵抗素子１３＿２ｃとコンデンサ素子１３＿２ｄとスイッチ２３ａとからなる積分回路を含む制御入力生成器２３が備えられている点が異なっている。

この制御入力生成器２３は、断検出回路１７で検出された入力クロックＣＬＫＩＮの停止および再開の検出結果を受けて、入力クロックＣＬＫＩＮの停止時には、オペアンプ１３＿２ｂの入出力をスイッチ２３ａで短絡させることにより、積分動作を停止する。即ち、断検出回路１７で入力クロックＣＬＫＩＮの停止が検出され、その断検出回路１７から検出結果信号Ｑとして‘Ｌ’レベルが出力された場合、スイッチ２３ａがオン状態になり、積分動作が停止する。これにより、電圧制御型発振器１４への制御入力信号ＣＮＴの電圧が平均的な電圧（例えば、電源電圧が３．３Ｖの場合は、その半分の１．６５Ｖの電圧）になる。また、積分回路を構成するコンデンサ素子１３＿２ｄにも、この電圧が印加される。このように、入力クロックＣＬＫＩＮが一旦停止した状態においては、制御入力生成器２３から電圧制御型発振器１４に向けて平均的な電圧が出力されるため、出力クロックＣＬＫＯＵＴを平均的な周波数に維持しておくことができる。従って、引込み時間の短縮化が図られる。

図４は、本発明のＰＬＬ回路の第３実施形態の構成を示す図である。

尚、図１に示すＰＬＬ回路１０の構成要素と同じ構成要素には同一の符号を付し、異なる点について説明する。

図４に示すＰＬＬ回路３０は、図１に示すＰＬＬ回路１０と比較し、プリフィルタ１３＿１，アクティブフィルタ１３＿２，ポストフィルタ１３＿３から構成された制御入力生成器１３が、ラグリードフィルタ３３＿１，電源部３３＿２，ポストフィルタ１３＿３から構成された制御入力生成器３３に置き換えられている点が異なっている。

制御入力生成器３３は、位相比較器１２からの、第１のクロックＣＬＫ１が第３のクロックＣＬＫ３よりも位相が進んでいるときの位相比較結果信号ＰＯＵＴで表わされる第１の信号レベルと、第１のクロックＣＬＫ１が第３のクロックＣＬＫ３よりも位相が遅れているときの位相比較結果信号ＰＯＵＴで表わされる第２の信号レベルとの中間のレベルにバイアスされた積分回路であるラグリードフィルタ３３＿１およびポストフィルタ１３＿３と、電源部３３＿２とから構成されている。

ラグリードフィルタ３３＿１は、一端が位相比較器１２の出力に接続された抵抗素子３３＿１ａと、その抵抗素子３３＿１ａの他端と電源部３３＿２との間に直列接続された抵抗素子３３＿１ｂおよびコンデンサ素子３３＿１ｃから構成されている。

ポストフィルタ１３＿３は、一端が抵抗素子３３＿１ａ，３３＿１ｂの接続点に接続された抵抗素子１３＿３ａと、その抵抗素子１３＿３ａの他端と電源部３３＿２との間に接続されたコンデンサ素子１３＿３ｂから構成されている。

電源部３３＿２は、基準電圧として、電源電圧３．３Ｖの半分の電圧である１．６５Ｖの電圧を出力する。

この制御入力生成器３３は、断検出回路１７で検出された入力クロックＣＬＫＩＮの停止および再開の検出結果を受けて、入力クロックＣＬＫＩＮの停止時には、図２を参照して説明したように、位相比較器１２から第３のクロックＣＬＫ３と同一周波数のクロックである位相比較結果信号ＰＯＵＴが出力される。ここでは、この位相比較結果信号ＰＯＵＴの平均値はおよそ１．６５Ｖである。この平均値と、ラグリードフィルタ３３＿１およびポストフィルタ１３＿３の接地電圧（電源部３３＿２からの１．６５Ｖの電圧）は略等しいため、電圧制御型発振器１４に入力される制御入力電圧ＣＮＴは、その平均の電圧（およそ１．６５Ｖ）になるため、電圧制御型発振器１４から出力される第２のクロックＣＬＫ２の周波数は中心周波数になる。従って、入力クロックＣＬＫＩＮが一旦停止した状態においては、出力クロックＣＬＫＯＵＴを平均的な周波数に維持しておくことができ、引込み時間の短縮化が図られる。

以下、本発明の各種形態を付記する。

（付記１） 入力クロック由来の第１のクロックに基づいて該第１のクロックのＮ倍（但し、Ｎは１を含む正の整数）の周波数の出力クロックを生成して出力するＰＬＬ回路において、
制御入力を受けて前記第１のクロックのＮ・Ｙ倍（但し、Ｙは２以上の正の整数）の周波数の第２のクロックを生成する発振器と、
前記発振器から出力された第２のクロックを１／Ｙに分周して出力クロックを生成する出力側分周器と、
入力クロックの停止および再開を検出する断検出回路と、
前記発振器から出力された第２のクロックと、前記断検出回路で検出された入力クロックの停止および再開の検出結果とが入力され、入力クロックが一旦停止した後の再開を受けて、該第２のクロックが１／（Ｎ・Ｙ）に分周された周波数であって、かつ調整された位相の第３のクロックを生成するリセット付分周器と、
前記第１のクロックと、前記リセット付分周器で生成された第３のクロックとが入力され、該第１のクロックと該第３のクロックの位相を比較する位相比較器と、
前記位相比較器による位相比較結果を受けて前記制御入力を生成して前記発振器に入力する制御入力生成器とを備えたことを特徴とするＰＬＬ回路。

（付記２） 入力クロックを１／Ｍ（但し、Ｍは１以上の正の整数）に分周して前記第１のクロックを生成する入力側分周器を備えたことを特徴とする付記１記載のＰＬＬ回路。

（付記３） 前記位相比較器が、入力クロック停止時に、前記第３のクロックと同一周波数のクロックを出力するものであることを特徴とする付記１記載のＰＬＬ回路。

（付記４） 前記制御入力生成器が、前記断検出回路で検出された入力クロックの停止および再開の検出結果を受けて、入力クロックの停止時には積分動作を停止する積分回路を含むものであることを特徴とする付記１記載のＰＬＬ回路。

（付記５） 前記制御入力生成器が、前記位相比較器からの、前記第１のクロックが前記第３のクロックよりも位相が進んでいるときの位相比較結果を表わす第１の信号レベルと、前記第１のクロックが前記第３のクロックよりも位相が遅れているときの位相比較結果を表わす第２の信号レベルとの中間のレベルにバイアスされた積分回路を含むものであることを特徴とする付記１記載のＰＬＬ回路。

（付記６） 前記断検出回路が、リトリガブルモノマルチバイブレータからなることを特徴とする付記１記載のＰＬＬ回路。

本発明のＰＬＬ回路の第１実施形態の構成を示す図である。 図１に示す位相比較器の回路構成を示す図である。 本発明のＰＬＬ回路の第２実施形態の構成を示す図である。 本発明のＰＬＬ回路の第３実施形態の構成を示す図である。 従来の、アクティブフィルタを用いたＰＬＬ回路の構成を示す図である。 従来の、パッシブフィルタを用いたＰＬＬ回路の構成を示す図である。

符号の説明

１０，２０，３０ ＰＬＬ回路
１１，１６ 分周器
１２ 位相比較器
１２＿１，１２＿２ フリップフロップ
１２＿３ エクスクルーシブ・オアゲート
１３，２３，３３ 制御入力生成器
１３＿１ プリフィルタ
１３＿１ａ，１３＿２ａ，１３＿２ｃ，１３＿３ａ，３３＿１ａ，３３＿１ｂ 抵抗素子
１３＿１ｂ，１３＿２ｄ，１３＿３ｂ，３３＿１ｃ コンデンサ素子
１３＿２ アクティブフィルタ
１３＿２ｂ オペアンプ
１３＿２ｅ，３３＿２ 電源部
１３＿３ ポストフィルタ
１４ 電圧制御型発振器
１５ バッファ
１７ 断検出回路
１８ リセット付分周器
２３ａ スイッチ
３３＿１ ラグリードフィルタ

Claims (5)

1. 入力クロック由来の第１のクロックに基づいて該第１のクロックのＮ倍（但し、Ｎは１を含む正の整数）の周波数の出力クロックを生成して出力するＰＬＬ回路において、
   制御入力を受けて前記第１のクロックのＮ・Ｙ倍（但し、Ｙは２以上の正の整数）の周波数の第２のクロックを生成する発振器と、
   前記発振器から出力された第２のクロックを１／Ｙに分周して出力クロックを生成する出力側分周器と、
   入力クロックの停止および再開を検出する断検出回路と、
   前記発振器から出力された第２のクロックと、前記断検出回路で検出された入力クロックの停止および再開の検出結果とが入力され、入力クロックが一旦停止した後の再開を受けて、該第２のクロックが１／（Ｎ・Ｙ）に分周された周波数であって、かつ調整された位相の第３のクロックを生成するリセット付分周器と、
   前記第１のクロックと、前記リセット付分周器で生成された第３のクロックとが入力され、該第１のクロックと該第３のクロックの位相を比較する位相比較器と、
   前記位相比較器による位相比較結果を受けて前記制御入力を生成して前記発振器に入力する制御入力生成器とを備えたことを特徴とするＰＬＬ回路。
2. 前記位相比較器が、入力クロック停止時に、前記第３のクロックと同一周波数のクロックを出力するものであることを特徴とする請求項１記載のＰＬＬ回路。
3. 前記制御入力生成器が、前記断検出回路で検出された入力クロックの停止および再開の検出結果を受けて、入力クロックの停止時には積分動作を停止する積分回路を含むものであることを特徴とする請求項１記載のＰＬＬ回路。
4. 前記制御入力生成器が、前記位相比較器からの、前記第１のクロックが前記第３のクロックよりも位相が進んでいるときの位相比較結果を表わす第１の信号レベルと、前記第１のクロックが前記第３のクロックよりも位相が遅れているときの位相比較結果を表わす第２の信号レベルとの中間のレベルにバイアスされた積分回路を含むものであることを特徴とする請求項１記載のＰＬＬ回路。
5. 前記断検出回路が、リトリガブルモノマルチバイブレータからなることを特徴とする請求項１記載のＰＬＬ回路。

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