CN2901700Y - 一种低温漂晶振时钟电路 - Google Patents

Abstract

本实用新型涉及一种低温漂晶振时钟电路，其中：低温漂晶振时钟电路包括晶振电路和锁相环，该晶振电路产生时钟作为锁相环输入的基准时钟，通过锁相环产生各种频率的时钟。本实用新型采用晶体振荡器和锁相环路来稳定频率，在时域上，对时钟采用锁相环进行整形，进而达到校正计时时钟。本实用新型具有电路简单、性能良好、副波少、维修方便等优点，是一种较新的频率调制方案。

Description

一种低温漂晶振时钟电路

技术领域

本实用新型型涉及一种低温漂晶振时钟电路。

背景技术

在芯片系统中，有很多是对系统的温度特性要求很高的，即在温度变化的同时，其输出的时钟频率几乎无甚变化，只有这样系统的温度特性才能满足系统的要求。

现在所有的芯片中都是用时钟信号来控制整个芯片工作，一般都外带晶振或者内置晶振。即在工作时用晶振产生的时钟来控制芯片工作，或者进行分频和相关处理后再利用。但是很多都没有考虑到温度问题，即使有考虑到了，但是也不够理想。

另外，晶振产品因制造的不一致性，或者恶劣的环境干扰(如高温高压等)，会带来晶振时钟有别，如果电路设计中没有加以考虑，同类电路产品之间也就会带来定时的误差。

为解决上述问题，可以用简单计数器分频法，由于该分频是整数分频，定时时间越长，累计误差越大；也可以用分数分频，由于计算近似值不易处理，也会带来较大的累计误差，尤其一些精度要求高的场合更为明显。

因此，现有晶振电路很多都是由于温度特性不够理想而影响整个系统的性能。

实用新型内容

本实用新型旨在提供一种低温漂晶振时钟电路，使其温度变化而其频率基本不变，或者其频率变化满足系统的要求。

本实用新型所提供的一种低温漂晶振时钟电路，其特征在于：包括晶振电路和锁相环，其中：该晶振电路产生时钟作为锁相环输入的基准时钟，通过锁相环产生各种频率的时钟。

在上述的低温漂晶振时钟电路中，晶振电路是通过充放电来产生变化电压然后与基准电压比较产生时钟信号。

在上述的低温漂晶振时钟电路中，晶振电路包括两电流源I1、I2、三个开关晶体管M1、M2、M2、电容C、比较器和时钟处理电路，其中：电流源I1一端与电源VDD相连，另一端与两个开关晶体管M2、M3的源极相连，开关晶体管M2的漏极与电流源I2相连，电流源I2另一端接地，开关晶体管M3的漏极与地相连；开关晶体管M2的漏极和电流源I2相连端与电容C相连及比较器的一个输入端连接，电容C另一端接开关晶体管M1源极相连，开关晶体管M1的漏极接地；比较器另一输入端接基准电压vref，比较结果输出到时钟处理电路，时钟处理电路12产生输出时钟clk，返回控制时钟clk1、clk2。

在上述的低温漂晶振时钟电路中，两返回控制时钟clk1、clk2为倒相关系。

在上述的低温漂晶振时钟电路中，锁相环是通过鉴频鉴相比较时钟(clk)和锁相环返回分频后的时钟，产生的结果通过低通滤波，滤出高频成分，去控制压控振荡器。

采用了上述的技术解决方案，本实用新型采用晶体振荡器和锁相环路来稳定频率，在时域上，对时钟采用锁相环进行整形，进而达到校正计时时钟。本实用新型具有电路简单、性能良好、副波少、维修方便等优点，是一种较新的频率调制方案。

附图说明

图1是本实用新型电路低温漂晶振时钟电路的功能框图；

图2是图1中晶振电路的原理图。

具体实施方式

如图1所示，本实用新型，即一种低温漂晶振时钟电路，由晶振电路1和锁相环2构成，通过晶振电路产生时钟作为锁相环输入的基准时钟，通过锁相换产生各种频率的输出时钟基准信号。

晶振电路和锁相环由制备在基片上的晶体管、电阻和电容所组成。

如图2所示，晶振电路(oscillator)1，包括电流源I1、I2，开关晶体管M1、M2、M2，电容C，比较器(comparator)11，时钟处理电路(clock)12。

晶振电路是通过充放电来产生变化电压然后与基准电压比较产生时钟信号，具体是电流源I1一端与电源VDD相连，另一端与开关晶体管M2、M3的源极相连，开关晶体管M2的漏极与电流源I2相连，电流源I2另一端接地，开关晶体管M3的漏极与地相连。同时开关晶体管M2的漏极和电流源I2相连端与电容C相连及比较器11的一个输入端连接，电容C另一端接开关晶体管M1源极相连，开关晶体管M1的漏极接地；比较器11另一输入端接基准电压vref，比较结果输出到时钟处理电路12，时钟处理电路12产生输出时钟clk，返回控制时钟clk1、clk2，其中clk1、clk2倒相的关系。

参见图1，锁相环部分就采用普通的模式实现，通过采用锁相环调控的系统来调节频率变化使其温度变化而其频率基本不变，或者其频率变化满足系统的要求。

锁相环包括鉴频鉴相电路(PFD)21、低通滤波器(LPF)22、压控振荡器(VCO)23及分频器(1/N)24。

有晶振产生的时钟clk输出到锁相环鉴频鉴相电路(PFD)21，通过鉴频鉴相比较输入时钟clk和锁相环返回分频后的时钟产生的结果，通过低通滤波器(LPF)22，滤出高频成分，低通滤波器(LPF)22结果去控制压控振荡器(VCO)23，一个温度偏移小的控制电压控制压控振荡器23产生温偏比较小的时钟信号，同时输出的时钟信号通过分频器(1/N)24输出到鉴频鉴相器(PFD)21和基准时钟信号(clk)进行比较。

本实用新型原理是：采用内置振荡器，产生时钟clk。这个内置振荡器采用的是阻容充放电的原理来实现，通过比较器与基准电压进行比较产生出来的信号通过时钟处理电路产生出来的时钟反过来控制充放电容通阻抗的开关，形成连续不断的充放电。通过充放电的时间的长短来控制时钟的频率。并且这个充放电产生的是频率比较低的时钟，这样若温度变化时所产生的偏差占总的时钟脉宽的比率很小，这样时钟的频偏就比较小；这样产生的clk时钟信号做为基准时钟信号接入锁相环(PLL)，锁相环采用的是数字锁相环，时钟clk输入到数字鉴相电路(PFD)，鉴相输出到低通滤波器，经过滤波器再输出控制压控晶振，压控晶振频率CLK_out输出给芯片其它部分使用。同时经过分频器返回到数字鉴相电路，与输入振荡器的频率进行比较达到频率以至误差很小。

本实用新型中对于晶振电路部分产生时钟部分，电路中采用了温漂精度小于0.1％的5V晶振，给锁相环提供时钟源。通过利用内置锁相环，可以保持与晶振时钟的同步，同时还可满足倍频需要，同时芯片还可内置全局时钟总线，可满足逻辑的同步建立。这样通过锁相环产生的时钟与晶振产生的时钟误差很小，从而控制整个芯片的时钟温漂都达到理想的范围，提高芯片性能。

尽管本实用新型对结构特征是以具体语言作说明的，但应理解，所附权利要求书所限定的本实用新型并非一定得限于所说明的具体特征或功用。相反，这些具体特征和功用只是作为所要求保护的本实用新型的示范性实施方式加以披露的。

Claims (2)

1、一种低温漂晶振时钟电路，其特征在于：包括晶振电路和与之相连的锁相环，其中：所述晶振电路是通过充放电来产生变化电压，然后与基准电压比较产生时钟信号，该时钟作为锁相环输入的基准时钟，通过锁相环产生各种频率的时钟，所述晶振电路包括两个电流源(I1、I2)、三个开关晶体管(M1、M2、M2)、电容(C)、比较器(11)和时钟处理电路(12)，其中：

电流源(I1)一端与电源(VDD)相连，另一端与两个开关晶体管(M2、M3)的源极相连，开关晶体管(M2)的漏极与电流源(I2)相连，电流源I2另一端接地，开关晶体管(M3)的漏极与地相连；开关晶体管(M2)的漏极和电流源(I2)相连端与电容(C)相连及比较器(11)的一个输入端连接，电容(C)另一端接开关晶体管(M1)源极相连，开关晶体管(M1)的漏极接地；比较器(11)另一输入端接基准电压(vref)，比较结果输出到时钟处理电路(12)，时钟处理电路(12)产生输出时钟(clk)，返回控制时钟(clk1、clk2)。

2.根据权利要求1所述的低温漂晶振时钟电路，其特征在于，所述两返回控制时钟(clk1、clk2)为倒相关系。

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