CN104796219B - 信号发送方法与相关的信号发送器 - Google Patents

Abstract

本发明提出一种信号发送方法，适用于一信号发送器，包含有：提供多个具有不同相位的时脉信号；从该多个时脉信号中，选取多个时脉信号，作为多个中继信号；通过一时脉分配网络，将该多个中继信号传送至一信号输出电路；以及，从该多个中继信号中，选择其中之一，作为该信号输出电路的一参考时脉，以输出数据。

Description

信号发送方法与相关的信号发送器

技术领域

本发明是关于信号发送器，尤其是具有抗偏移(deskew)的功能的信号发送器。

背景技术

电子元件彼此间的数据传输，一般是通过改变在传导线上或是一些类似的耦接传导方式上的数据信号而达成。如果数据传输是通过许多个传输通道(channel)来同时地完成一组多个数据比特的传输，这样的传输称为并行传输(parallel transmission)。如果数据比特是一个接着一个通过单一的传输通道而传输，这样的数据传输称为串行传输(series transmission)。

相较于串行传输，并行传输一般而言比较快，也比较广泛的使用于电子元件彼此间的传输通道比较短时的环境。举例来说，像是印刷电路板上的集成电路彼此间的数据传输、打印机与个人电脑之间的数据传输等等，大多采用并行传输。长距离之间的并行传输，可能会受到并行通道之间信号传递延迟(signal propagation delay)差异而受到影响。当这样的信号传递延迟差异出现时，本来应该同时到达目的地的接收器的多个数据比特，往往会在不同的时间抵达目的地接收器，而这样抵达时间(arrival time)的差异，业界通常称为偏移(skew)。

当传输通道偏短或是传输速度要求不高时，偏移一般不会造成甚么影响，几乎可以忽略。但是，一旦传输通道变长或是传输速度增加时，信号传输延迟的量与差异就会变得相当明显，所以导致偏移的增加。如果偏移太大了，很可能原本该归属于某一字节的数据比特，被错误地误认为是归属于下一个或是上一个字节，因而导致数据传输错误。

一种传统上处理偏移所衍伸的问题的方法，是在接收端先大约找出每个传输通道的信号传递延迟的差异，也就是每个传输通道的偏移量，然后在接收端上提供时间上的补偿。举例来说，信号传递延迟比较短的传输通道，就在接收端，以滤波器提供额外的信号延迟，使得此传输通道中的数据比特被认为是比较晚一点才被接收到。如此，就可以在接收器达成抗偏移(deskew)的功能。

发明内容

本发明的提出一种信号发送方法，适用于一信号发送器，包含有：提供多个具有不同相位的时脉信号；从这些时脉信号中，选取多个时脉信号，作为多个中继信号；通过一时脉分配网络，将这些中继信号传送至一信号输出电路；以及，从这些中继信号中，选择其中之一，作为该信号输出电路的一参考时脉，以输出数据。

本发明还提出一种信号发送器，包含有一时脉产生器、一群组选择电路、一信号输出电路、以及一时脉分配网络。该时脉产生器用以提供相位不同的多个时脉信号。该群组选择电路依据一第一选择信号，从这些时脉信号中选取多个时脉信号，作为多个中继信号。该信号输出电路包含有一多工器，受控于一第二选择信号，用以从这些中继信号中，选择其中之一，作为该信号输出电路的一参考时脉，以输出数据。该时脉分配网络用以将这些中继信号，从该群组选择电路传送至该多工器。

附图说明

为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：

图1显示采用DDR规格通讯的两个集成电路IC1与IC2。

图2显示采用DDR协定时，发送器所发出的以及接收器所接收到的信号DQS+、DQS-以及数据比特DQ0与DQ1。

图3显示当发送器有抗偏移功能时，发送器内的内部数据比特DQI[15:0]、发送器所发出的以及接收器所接收到的信号DQS+、DQS-以及数据比特DQ0与DQ1。

图4显示做为发送器的一集成电路40，可实现图3中的方法。

图5举例显示一输出电路DQ-TX-n，其可以是图4中的输出电路DQ-TX-0至DQ-TX-15的其中之一。

图6显示做为发送器的一集成电路60，也可实现图3中的方法。

图7举例显示一输出电路NDQ-TX-n，其可以是图6中的输出电路NDQ-TX-0至NDQ-TX-15的其中之一。

图8显示一表格，用以举例群组选择电路64L的操作规则。

图9显示集成电路60中所进行的信号处理方法。

图10显示对于输出电路NDQ-TX-0与NDQ-TX-1所可用的时脉信号的相位范围。

图中元件标号说明：

40 集成电路

42 时脉产生器

44 时脉树

46 输出入电路

60 集成电路

62 时脉产生器

64H、64L 群组选择电路

66H、66L 时脉树

68H、68L 输出入电路

CLK-DQ-n 参考时脉

CLKH[3:0]、CLKL[3:0] 中继信号

DQ[15:0] 数据比特

DQ0～DQ15 数据比特

DQn 数据比特

DQ-TX-0至DQ-TX-15 输出电路

DQ-TX-n 输出电路

DQI0～DQI15 内部数据比特

DQIn 内部数据比特

DQS 数据选通信号

DQS+、DQS- 信号

FG-DQ0、FG-DQ1 图形

GRP-CTRL-H、GRP-CTRL-L 选择信号

IC1、IC2 集成电路

NDQ-TX-0至NDQ-TX-15 输出电路

NDQ-TX-n 输出电路

PH[0]～PH[13] 时脉信号

S0、S1 时间

SEL0～SEL15 选择信号

SELn 选择信号

Tgrip-OK 可抓取时段

具体实施方式

本发明的实施方式将以DDR接收器与发送器，作为并行传输的例子，但是本发明并不限于此。举例来说，本发明的实施例可能是任何的并行传输的信号发送器或是集成电路。

图1显示采用DDR规格通讯的两个集成电路IC1与IC2。两个集成电路IC1与IC2之间有许多印刷电路板上的导线，作为集成电路彼此通讯的通道。在两个导线上传递的信号DQS+与DQS-构成一差动信号所表示的数据选通信号DQS(data queue strobe)；分别在16条导线上传递的数据比特DQ0～DQ15，可构成二数据字节(bype)，或是一数据字(word)。如同DDR所规范的，数据选通信号DQS的上升缘与下降缘都可以定义集成电路IC1与IC2中对数据比特DQ0～DQ7的发送或写入时间。

以下说明中，除非有特别说明，集成电路IC1作为发送器，而集成电路IC2作为接收器。当然，在其他实施例中，集成电路IC1与IC2是可以互换的。

图2显示，一发送器的数据选通信号DQS的切换，同步于发送器的数据比特DQ0～DQ15的切换。图2也举例显示了信号DQS+、DQS-以及数据比特DQ0与DQ1，历经了不同的信号延迟时间，而抵达一接收器。其中，从抵达接收器的时间来看，数据比特DQ0早于信号DQS+与DQS-有S0的时间，而信号DQS+与DQS-早于数据比特DQ1有S1的时间。这就是所谓的偏移。图2中标示了一可抓取时段Tgrip-OK，也就是接收器可以正确地且同时地抓取到数据比特DQ0与DQ1的时段。从图2中也可以发现，当传输速度增加，也就是信号DQS+、DQS-的切换频率增加时，时段Tgrip-OK就会相对的减少。

如果单单靠接收器来抗偏移，面对高传输速度或长通道长度的挑战，可能会不足。图3显示一种从发送器来抗偏移的方法所产生的信号时序。假定一发送器知道每个通道的信号传递延迟的特性，发送器就可以对所要发送的数据比特信号，预先的进行时间补偿。发送器用来发送信号DQS+、DQS-、数据比特DQ[15:0]的信号输出电路。在此数据比特DQ[15:0]表示DQ0、DQ1..DQ15的16个数据比特集合，也代表了两个数据字节，或是一个数据字。每个用来输出数据比特的信号输出电路，会依据一个时脉信号，撷取相对的一内部数据比特，而输出相对应的数据比特到一通道上。每个信号输出电路所采用的时脉信号，其频率一样，但是其相位不一定要一样。如同图3上所举例的，发送器中可以有14个时脉信号，分别为PH[0]～PH[13]。信号DQS+、DQS-大致就是时脉信号PH[7]。通道上的数据比特DQ0是通过采用时脉信号PH[8]，撷取内部数据比特DQI0而产生；数据比特DQ1是通过采用时脉信号PH[6]，撷取内部数据比特DQI1而产生。换言之，发送器依序先送出数据比特DQ1、接着信号DQS+、DQS-、最后是数据比特DQ0。从图3中的举例中可以发现，尽管信号传递延迟不同，信号DQS+、DQS-、数据比特DQ0与DQ1，可大致同时抵达接收器。图3的可抓取时段Tgrip-OK非常明显的，将会大于图2中的可抓取时段Tgrip-OK，这意味着接收器将有更高可能性与更多机会，从通道中抓取得到正确的数据。

图4显示做为一发送器的一集成电路40，可实现图3中的方法，适用于图1中的集成电路IC1。由锁相回路(Phase Lock Loop，PLL)所构成的时脉产生器42产生具有不同相位的14个时脉信号PH[13:0]，或标示为PH[0]～PH[13](依据相位先后顺序排列)。时脉树(clocktree)44是一种时脉分配网络，将时脉信号PH[0]～PH[13]，尽可能地给予一样的信号延迟时间，而分配送至输出入电路(input/output circuitry)46中的16个输出电路DQ-TX-0至DQ-TX-15，每个输出电路都要接收到时脉信号PH[0]～PH[13]。图5举例显示一输出电路DQ-TX-n，其可以是图4中的输出电路DQ-TX-0至DQ-TX-15的其中之一。输出电路DQ-TX-n以一个14对一的多工器，依据选择信号SELn的控制，从时脉信号PH[0]～PH[13]中择一作为参考时脉CLK-DQ-n。D触发器(flip-flop)依据参考时脉CLK-DQ-n，撷取内部数据比特DQIn，而产生数据比特DQn。

虽然集成电路40可以从发送端实现抗偏移，但是其有以下的缺点。首先，时脉树44所消耗的功率跟硅面积将会很可观。时脉树44需要把14个时脉信号PH[13:0]，在尽量不产生偏移(skew)的条件下，同时一起地配送到输出电路DQ-TX-0至DQ-TX-15。可以推知的，时脉树44需要非常多细微的调整与控制，将会占用相当的能耗与硅面积。此外，每个输出电路DQ-TX-n占用的硅面积也是相当可观。DDR这种通讯协定，本来就需要有非常多的输出电路，来进行并行传输数据比特。由于14对1的多工器耗费相当大的电路面积，若集成电路40中的每个输出电路都需要一个14对1的多工器时，将使得集成电路40具有高昂的电路成本，而失去竞争力。

图6显示做为发送器的一集成电路60，也可实现图3中的方法，适用于图1中的集成电路IC1。集成电路60具有时脉产生器62、群组选择电路64L与64H、时脉树66L与66H、输出入电路68L与68H。如同图6所示，群组选择电路64L、时脉树66L、与输出入电路68L是负责由数据比特DQ0～DQ7所构成的数据字节的输出；而群组选择电路64H、时脉树66H、与输出入电路68H则是负责由数据比特DQ8～DQ15所构成的另一数据字节的输出。为了说明上的简洁，群组选择电路64H、时脉树66H、与输出入电路68H的细节与操作将可能省略，其可以参考群组选择电路64L、时脉树66L、与输出入电路68L的说明而得知。

时脉产生器62产生具有不同相位的14个时脉信号PH[0]～PH[13]。群组选择电路64L依据选择信号GRP-CTRL-L，从时脉信号PH[0]～PH[13]中，选取4个时脉信号，以输出并作为4个中继信号CLKL[3:0]，在此实施例中，所选取为4个相位相邻的时脉信号。换言之，选择信号GRP-CTRL-L决定了中继信号CLKL[3:0]。稍后将解释，在这个实施例中，群组选择电路64L有4个多工器，每个多工器从6个不同的时脉信号中，选择其中之一，来做为4个中继信号的其中之一。举例来说，中继信号CLKL[3:0]可以是时脉信号PH[5]、PH[6]、PH[7]、PH[8]。简单的说，中继信号CLKL[3:0]由4个时脉信号PH[m]、PH[m+1]、PH[m+2]、PH[m+3]所构成，其中，m可为0～13中的任一个整数，且PH[m]=PH[m-14]。

时脉树66L将中继信号CLKL[3:0]分配送至输出入电路68L，其具有8个输出电路NDQ-TX-0至NDQ-TX-7。8个输出电路NDQ-TX-0至NDQ-TX-7输出由数据比特DQ0～7所构成的一数据字节到另一个集成电路(未显示)。图7举例显示一输出电路NDQ-TX-n，其可以是图6中的输出电路NDQ-TX-0至NDQ-TX-15的其中之一。输出电路NDQ-TX-n以一个4对一的多工器，依据选择信号SELn的控制，从中继信号CLKL[3:0]或CLKH[3:0]中择一作为参考时脉CLK-DQ-n。图7中的D触发器(flip-flop)依据参考时脉CLK-DQ-n，撷取内部数据比特DQIn，而产生数据比特DQn。

输出电路NDQ-TX-0至NDQ-TX-7的参考时脉，都是从中继信号CLKL[3:0]所选择出来的；输出电路NDQ-TX-8至NDQ-TX-15的参考时脉，都是从中继信号CLKH[3:0]所选择出来的。

如同图6所示，群组选择电路64L中有四个6对1的多工器，每个6对1多工器提供中继信号CLKL[3:0]其中之一。图8中的表格举例显示群组选择电路64L的操作规则。当选择信号GRP-CTRL-L为”0”时，中继信号CLKL[3:0]由时脉信号PH[0]、PH[1]、PH[2]与PH[3]所构成；当选择信号GRP-CTRL-L为”1”时，中继信号CLKL[3:0]由时脉信号PH[2]、PH[3]、PH[4]与PH[5]所构成；以此类推。从图8也可以发现，选择信号GRP-CTRL-L为”0”所选择的时脉信号组，跟选择信号GRP-CTRL-L为”1”所选择的时脉信号组，两者部分重叠有两个时脉信号：PH[2]与PH[3]。图8同时也定义了每个6对1多工器的输出与输入。举例来说，提供中继信号CLKL[0]的6对1多工器，其6个输入将分别是PH[0]、PH[2]、PH[4]、PH[6]、PH[8]、PH[10]。

举例来说，要实现图3中的结果，图6中的选择信号GRP-CTRL-L会是”3”；中继信号CLKL[3:0]由时脉信号PH[6]、PH[7]、PH[8]与PH[9]所构成；输出电路NDQ-TX-0以中继信号CLKL[2]，也就是PH[8]作为参考时脉；输出电路NDQ-TX-1以中继信号CLKL[0]，也就是PH[6]作为参考时脉。

图9显示集成电路60中所进行的信号处理方法，其可以通过先前针对图6的集成电路60的教导与说明而得知，故不再累述。

图4中每个输出电路都从14个时脉信号PH[13:0]中选择一个作为参考时脉；图6中的输出电路NDQ-TX-0至NDQ-TX-7，每一个都从四个中继信号CLKL[3:0]中择一，来作为参考时脉。图6可以这样做的理由，是同一个数据字节中的数据比特，其到达接收器的信号传递延迟时间并不会差太多。所以，在传送器采用不同相位的时脉信号进行抗偏移时，所应采用的时脉信号的相位，彼此之间也不会差太多。因此，图6中的集成电路60先以群组选择电路64L选出多个相位相邻(也就是差不多)的时脉信号，作为中继信号CLKL[3:0]；然后每一个输出电路(NDQ-TX-0至NDQ-TX-7)才从中继信号CLKL[3:0]中择一来当作参考时脉。

相较于图4中的集成电路40，其同时配送14个时脉信号PH[0]～PH[13]至每一个输出电路，图6中的集成电路60只需要同时配送由4个时脉信号所构成的中继信号CLKL[3:0]到每一个输出电路。可推知的，集成电路60中的时脉树66L与输出入电路68L，都会相对地比较简单且具有相对低成本的优势。相较于集成电路40，尽管集成电路60多增加了群组选择电路64L与64H，但是整体上而言，集成电路60的实施制作成本还是比较低。

要确保集成电路40与60可以抗偏移，集成电路40与60需要先知道输出电路NDQ-TX-0至NDQ-TX-15应该个别采用时脉信号PH[0]至PH[13]中的哪一个来作为参考时脉。一种方法是让集成电路40或60对另一集成电路(未显示)写入由多个测试数据字所构成的一验证码数据，然后从那个集成电路读取看刚刚写入另一集成电路的每个数据比特是否跟期望的一致，来辨识作为接收器的另一集成电路是否正确地接收，这样的过程称为回圈模式(loop mode)。这样的回圈模式，可以变换参考时脉，重复执行多次，以分别找出对于一特定输出电路所可用的时脉信号的相位范围。

举例来说，先使集成电路60中所有的输出电路的参考时脉都采用时脉信号PH[0]，然后以另一个集成电路(未显示)做为接收器，进行回圈模式。在此举一回圈模式的可能结果作为例子来说明。对于整个验证码数据而言，数据比特DQ0对另一个集成电路的写入结果至少有一个跟集成电路60所期望的不一致，所以此时，时脉信号PH[0]并不适用于输出电路NDQ-TX-0；相反的，数据比特DQ1的写入结果都完全跟所期望的一致，那表示时脉信号PH[0]的相位是适用于输出电路NDQ-TX-1。接着，使集成电路60中所有的输出电路的参考时脉都采用时脉信号PH[1]，再一次进行回圈模式，看时脉信号PH[1]是否适用个别的输出电路。如此，只要将所有的时脉信号PH[0]～PH[13]都进行过一次回圈模式，就可以找出每个输出电路可分别采用哪几个时脉信号做为参考时脉，能使得做为接收器的另一个集成电路的写入结果正确。在图10中，图形FG-DQ0举例显示输出电路NDQ-TX-0的参考时脉可采用时脉信号PH[3]至PH[13]中的任何一个，而图形FG-DQ1显示输出电路NDQ-TX-1的参考时脉可采用时脉信号PH[0]到PH[11]中的任何一个。

集成电路40或60可以选用对应一输出电路的可用时脉信号中的中间数，来作为那输出电路的参考时脉。从图10中的例子来说，时脉信号PH[3]至PH[13]都可用于输出电路NDQ-TX-0，其中间数大约为时脉信号PH[8]，所以集成电路60将产生适当的选择信号GRP-CTRL-L与SEL0，选用时脉信号PH[8]作为输出电路NDQ-TX-0的参考时脉。同理，时脉信号PH[0]至PH[11]的中间数大约为时脉信号PH[6]，所以集成电路60将选用时脉信号PH[6]作为输出电路NDQ-TX-1的参考时脉。选用可用时脉信号中的中间数，来作为参考时脉，可最大化接收器的可抓取时段Tgrip-OK。

只要让输出电路选用适切相位的时脉信号来作为参考时脉，作为发送器的集成电路40或60都可以产生抗偏移的效果。集成电路60的电路成本与功耗，都相对地低于集成电路40。

虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的修改和完善，因此本发明的保护范围当以权利要求书所界定的为准。

Claims (14)

1.一种信号发送方法，适用于一信号发送器，包含有：

提供多个具有不同相位的时脉信号，所述时脉信号依据相位先后顺序排列编号；

从该多个时脉信号中，选取多个编号相邻的时脉信号，作为多个中继信号；

通过一时脉分配网络，将该多个中继信号传送至该信号发送器的一信号输出电路；以及

从该多个中继信号中，选择其中之一，作为该信号输出电路的一参考时脉，以输出数据。

2.如权利要求1的该信号发送方法，其特征在于，该信号发送器包含有8个信号输出电路，用以输出一数据字节(bype)，每一个信号输出电路的参考时脉，都是选自该多个中继信号。

3.如权利要求1的该信号发送方法，其特征在于，该多个中继信号为多个第一中继信号，该方法另包含有：

从该多个时脉信号中，选取多个时脉信号，作为多个第二中继信号；以及

选择该多个第二中继信号其中之一，作为该信号发送器的另一信号输出电路的一参考时脉，以输出另一数据。

4.如权利要求3的该信号发送方法，其特征在于，该信号发送器包含有8个高字节信号输出电路以及8个低字节信号输出电路，用以输出一数据字(word)，每一个高字节信号输出电路的参考时脉，都是从该多个第一中继信号所选择出来的，每一个低字节信号输出电路的参考时脉，都是从该多个第二中继信号所选择出来的。

5.如权利要求1的该信号发送方法，另包含有：

分别使用该多个时脉信号作为该信号输出电路的该参考时脉，以输出数据，并判断一信号接收器是否正确地接收到该信号输出电路所输出的数据，以据以决定自该多个时脉信号中所选出的该多个中继信号。

6.如权利要求1的该信号发送方法，另包含有：

提供一第一选择信号，用以决定该多个中继信号；以及

提供一第二选择信号，用以选择该多个中继信号其中之一，作为该参考时脉。

7.如权利要求6的该信号发送方法，其特征在于，当该第一选择信号为一第一值时，该多个中继信号为一第一组时脉信号，当该第一选择信号为一第二值时，该多个中继信号为一第二组时脉信号，该第一组时脉信号与该第二组时脉信号有部分重复。

8.一种信号发送器，包含有：

一时脉产生器，用以提供相位不同的多个时脉信号；

一群组选择电路，依据一第一选择信号，从该多个时脉信号中选取多个时脉信号，作为多个中继信号；

一信号输出电路，包含有一多工器，受控于一第二选择信号，用以从该多个中继信号中，选择其中之一，作为该信号输出电路的一参考时脉，以输出数据；以及

一时脉分配网络，用以将该多个中继信号，从该群组选择电路传送至该多工器。

9.如权利要求8的该信号发送器，还包含有：

另一信号输出电路，包含有另一多工器受控于一第三选择信号，用以从该多个中继信号中，选择其中之一，作为该另一信号输出电路的一参考时脉，以输出数据。

10.如权利要求8的该信号发送器，其特征在于，该群组选择电路包含有多个多工器，每个多工器提供该多个中继信号其中之一。

11.如权利要求8的该信号发送器，其特征在于，该信号输出电路包含有一触发器，以该参考时脉作为时脉，撷取一数据比特，作为信号输出电路所输出的该数据。

12.如权利要求8的该信号发送器，其特征在于，包含有8个信号输出电路，用以输出一数据字节，每一个信号输出电路的参考时脉，都是该多个中继信号中其中之一。

13.如权利要求8的该信号发送器，其特征在于，当该第一选择信号为一第一值时，该多个中继信号为一第一组时脉信号，当该第一选择信号为一第二值时，该多个中继信号为一第二组时脉信号，该第一组时脉信号与该第二组时脉信号有部分重复。

14.如权利要求8的该信号发送器，其特征在于，该多个中继信号具有彼此相邻的相位。