CN103001901A

CN103001901A - 一种基于mdpcm的集成电路高速数字接口模块

Info

Publication number: CN103001901A
Application number: CN2012105160879A
Authority: CN
Inventors: 何胜阳; 赵雅琴; 任广辉
Original assignee: Harbin Institute of Technology
Current assignee: Harbin Institute of Technology
Priority date: 2012-12-05
Filing date: 2012-12-05
Publication date: 2013-03-27
Anticipated expiration: 2032-12-05
Also published as: CN103001901B

Abstract

一种基于MDPCM的集成电路高速数字接口模块，涉及一种集成电路高速数字接口模块。是为了在保证高速集成电路芯片接口速率的前提下，降低信道中传输的脉冲的频率与个数，进而达到降低脉冲速率但不减小数据速率的目的。它的控制器CPU的调制器控制信号输出端与MDPCM调制器的控制信号输入端连接，控制器CPU的解调器控制信号输出端与MDPCM解调器的控制信号输入端连接；控制器CPU的锁相环控制信号输出端与锁相环的控制信号输入端连接；锁相环的数据发送高速时钟信号输出端与MDPCM调制器的时钟信号输入端连接；锁相环的数据接收高速时钟信号输出端与MDPCM解调器的时钟信号输入端连接。本发明适用于高速数字集成电路中。

Description

一种基于MDPCM的集成电路高速数字接口模块

技术领域

本发明涉及一种集成电路高速数字接口模块。

背景技术

随着电路集成工艺的发展，芯片的处理速度越来越高，芯片接口的处理速度也越来越高。例如PCI Express以及SATA等，已经速度到了数GHz级别，处理器的速度也已经到了几十GHz。如此高的数据传输速率，对数据传输信道环境的要求也增加了，大量使用等长线、电磁兼容、阻抗匹配等高速电路设计技术。另一个方面，随着芯片接口电路速度的提高，也增加了对设计人员的基本功要求，包括高速电路的设计能力以及传输线路的阻抗匹配等，因为不仅需要考虑线路长度匹配、阻抗匹配等原因，还要考虑电路电磁兼容性等问题，这些原因也限制了高速率接口技术的普及，只要设计中稍未满足高速电路设计要求，就可能造成接口速度下降，甚至不能满足接口标准要求。所以，如何在保证数据传输速率的前提下可以降低对高速电路设计的苛刻要求，不仅可以简化电路设计人员的能力要求，也可以加速了高速处理芯片的市场推广。

发明内容

本发明是为了在保证高速集成电路芯片接口速率的前提下，降低信道中传输的脉冲的频率与个数，进而达到降低脉冲速率但不减小数据速率的目的，从而提供一种基于MDPCM的集成电路高速数字接口模块。

一种基于MDPCM的集成电路高速数字接口模块，它包括控制器CPU1、MDPCM调制器2、锁相环3和MDPCM解调器4；

所述控制器CPU1的调制器控制信号输出端与MDPCM调制器2的控制信号输入端连接；所述控制器CPU1的解调器控制信号输出端与MDPCM解调器4的控制信号输入端连接；控制器CPU1的锁相环控制信号输出端与锁相环3的控制信号输入端连接；所述锁相环3的数据发送高速时钟信号输出端clk_outT2与MDPCM调制器2的时钟信号输入端连接；所述锁相环3的数据接收高速时钟信号输出端clk_outR2与MDPCM解调器4的时钟信号输入端连接；

控制器CPU1的控制信号输入端是基于MDPCM的集成电路高速数字接口模块的控制信号输入端；所述控制器CPU1的应答信号输出端是基于MDPCM的集成电路高速数字接口模块的应答信号输出端；所述锁相环3的时钟信号输入端是基于MDPCM的集成电路高速数字接口模块的外部参考时钟输入端clk_in；

所述锁相环3的数据发送低速时钟信号输出端clk_outT1是基于MDPCM的集成电路高速数字接口模块的数据发送低速时钟信号输出端；所述锁相环3的数据接收低速时钟信号输出端clk_outR1是基于MDPCM的集成电路高速数字接口模块的数据接收低速时钟信号输出端；

所述锁相环3的数据发送高速时钟信号输出端clk_outT2是基于MDPCM的集成电路高速数字接口模块的数据发送高速时钟信号输出端；所述锁相环3的数据接收高速时钟信号输出端clk_outR2是基于MDPCM的集成电路高速数字接口模块的数据接收高速时钟信号输出端；

MDPCM调制器2的数据输入端是基于MDPCM的集成电路高速数字接口模块的位宽可编程总线数据输入端；所述MDPCM调制器2的接口信号输出端是基于MDPCM的集成电路高速数字接口模块的接口信号输出端；

MDPCM解调器4的数据输出端是基于MDPCM的集成电路高速数字接口模块的位宽可编程总线数据输出端；所述MDPCM调制器4的接口信号输入端是基于MDPCM的集成电路高速数字接口模块的接口信号输入端。

MDPCM调制器2包括MDPCM调制控制器21、输入数据锁存器22、数据映射器23和MDPCM波形生成器24；

所述MDPCM调制控制器21的位宽参数及锁存时序设置信号输出端与输入数据锁存器22的位宽参数及锁存时序设置信号输入端连接；所述MDPCM调制控制器21的映射模式选择信号输出端与数据映射器23的映射模式选择信号输入端连接；所述MDPCM调制控制器21的调制参数设置信号输出端与MDPCM波形生成器24的调制参数设置信号输入端连接；输入数据锁存器22的数据输入端是MDPCM调制器2的位宽可编程总线数据输入端；所述输入数据锁存器22的数据输出端与数据映射器23的数据输入端连接；所述数据映射器23的数据输出端与MDPCM波形生成器24的数据输入端连接；

MDPCM调制控制器21的控制信号输入端是MDPCM调制器2的外部控制信号输入端；MDPCM调制控制器21的应答信号输出端是MDPCM调制器2的应答信号输出端；MDPCM波形生成器24的时钟信号输入端是MDPCM调制器2的时钟信号输入端；MDPCM波形生成器24的接口信号输出端是MDPCM调制器2的接口信号输出端。

MDPCM解调器4包括MDPCM解调控制器31、输出数据锁存器32、数据判决与映射器33和MDPCM波形识别器34；

所述MDPCM解调控制器31的位宽参数及锁存时序设置信号输出端与输出数据锁存器32的位宽参数及锁存时序设置信号输入端连接；所述MDPCM解调控制器31的映射模式选择信号输出端与数据判决与映射器33的映射模式选择信号输入端连接；所述MDPCM解调控制器31的调制参数设置信号输出端与MDPCM波形识别器34的调制参数设置信号输入端连接；输出数据锁存器32的数据输出端是MDPCM解调器4的位宽可编程总线数据输出端；所述输出数据锁存器32的数据输入端与数据判决与映射器33的数据输出端连接；所述数据判决与映射器33的数据输入端与MDPCM波形识别器34的数据输出端连接；

MDPCM解调控制器31的控制信号输入端是MDPCM解调器4的外部控制信号输入端；MDPCM解调控制器31的应答信号输出端是MDPCM解调器4的应答信号输出端；MDPCM波形识别器34的时钟信号输入端是MDPCM解调器4的时钟信号输入端；MDPCM波形识别器34的接口信号输入端是MDPCM解调器4的接口信号输入端。

MDPCM调制器2的周期为T_n，所述T_n是根据公式：

T_n＝t_BS+(n+1)t_slot

获得的；

其中：n为M进制的系统数据中的码元，n＝0，1，...，M-1；t_BS为MDPCM调制中基本波形的持续时间，t_slot为相邻两个码元的调制脉冲周期之间的时间分辨间隔；M为大于2的正整数；其中t_BS和t_slot的取值范围由系统的参数和信道环境决定，并且满足以下关系：

t_slot＜t_BS。

MDPCM解调器4中采用的解调方法依据最大释然概率准则实现的，所述最大释然概率准则是根据公式：

{dec}_{ML} [T_{x}] = \underset{t &Element; T}{\arg \min} {| | T_{x} - t_{i} | |}^{2}

获得解调后的原始数据n；

式中t_i为判断区域，是根据公式：

t_{i} = \{\begin{matrix} (- \infty, t_{BS} + \frac{3}{2} t_{slot}) & i = 1 \\ [t_{BS} + (i + \frac{1}{2}) t_{slot}, t_{BS} + (i + \frac{3}{2}) t_{slot}) & 2 \leq i \leq N - 1 \\ [t_{BS} + (N + \frac{1}{2}) a_{slot}, + \infty) & i = N \end{matrix}

获得的。

数据映射器23中采用的映射方式依据格雷码映射法则。

数据映射器23中采用的映射方式依据二进制映射法则。

数据判决与映射器33中采用与映射器23中采用的映射方式相反的映射法则。

本发明是一种基于MDPCM的新型集成电路高速数字接口模块，本发明是利用多进制脉冲周期调制方法，通过改变数字的脉冲周期来实现数据的传输。相比于传统的接口电路，本发明可以在保证原有高速数据传输速率的前提下，通过将传统的接口电路的二进制传输模式转换成多进制传输，从而可以降低信道中传输的脉冲的频率与个数，达到降低脉冲速率但不减小数据速率的目的。

附图说明

图1是MDPCM调制方法的波形示意图；图2是本发明的结构示意图；图3是本发明的MDPCM调制器的结构示意图；图4是本发明的MDPCM解调器的结构示意图；图5是的发射和接收原理示意图；图6是传统的集成电路接口的16进制0-15波形示意图；图7是本发明的数字接口模块，在参数t_slot＝0.1tBS时，MDPCM接口的16进制0-15波形示意图；图8是本发明的数字接口模块，在参数t_slot＝0.01tBS时，MDPCM接口的16进制0-15波形示意图。

具体实施方式

具体实施方式一、结合图1说明本具体实施方式，一种基于MDPCM的集成电路高速数字接口模块，它包括控制器CPU1、MDPCM调制器2、锁相环3和MDPCM解调器4；

锁相环模块在设置参数以后，产生两种时钟输出信号，clk_out1和clk_out2，按照发送与接收端的划分，可以分类为输出时钟clk_outT1(发送端)或clk_outR1(接收端)，clk_outT2(发送端)或clk_outR2(接收端)。clk_outT1和clk_outR1是低速时钟，clk_outT1作用是为MDPCM调制器的外部数据输入提供参考时钟，clk_outR1是为MDPCM解调器的数据输出提供参考时钟；clk_outT2和clk_outR2是高速时钟，提供给MDPCM调制器和MDPCM解调器，用作产生MDPCM波形(clk_outT2)或者解调MDPCM波形(clk_outR2)的参考时钟。

具体实施方式二、本具体实施方式与具体实施方式一所述的一种基于MDPCM的集成电路高速数字接口模块的区别在于，MDPCM调制器2包括MDPCM调制控制器21、输入数据锁存器22、数据映射器23和MDPCM波形生成器24；

本实施方式中，MDPCM调制器的结构主要包括MDPCM调制控制器CPU，输入数据锁存器，数据映射器以及MDPCM波形发生器。MDPCM调制控制器CPU的功能是用来实现调制器与外部电路的交互，对内部功能模块进行参数设置，并将设置结果向外部主控CPU提供应答信号。输入数据锁存器是对数据总线宽度可编程的输入数据进行锁存，为后续的MDPCM波形发生提供及时的数据支持。数据映射器是为MDPCM调制选择合适的数据映射方式。MDPCM波形发生器根据输入数据锁存器提供的数据产生MDPCM调制波形，并通过接口将产生的波形输出。

具体实施方式三、本具体实施方式与具体实施方式二所述的一种基于MDPCM的集成电路高速数字接口模块的区别，MDPCM解调器4包括MDPCM解调控制器31、输出数据锁存器32、数据判决与映射器33和MDPCM波形识别器34；

本实施方式中，MDPCM解调器的结构主要包括MDPCM解调控制器，MDPCM波形识别器，数据判决和映射器以及输出数据锁存器。MDPCM解调控制器用来实现解调器与外部电路的交互，对内部结构进行参数设置，并将设置结果向外部主控CPU提供应答信号。MDPCM波形识别器是对输入波形进行上升沿识别，获取相邻上升沿之间的周期，并将该周期数据传递给判决与映射器。判决与映射器根据周期数据，并使用相应的反映射准则，可以直接解出原始数据，并将该数据传递给输出数据锁存器锁存，提供给后面的处理电路进行处理。

具体实施方式四、本具体实施方式与具体实施方式三所述的一种基于MDPCM的集成电路高速数字接口模块的区别，MDPCM调制器2的周期为T_n，所述T_n是根据公式：

T_n＝t_BS+(n+1)t_slot

获得的；

t_slot＜t_BS。

具体实施方式五、本具体实施方式与具体实施方式四所述的一种基于MDPCM的集成电路高速数字接口模块的区别，MDPCM解调器4中采用的解调方法依据最大释然概率准则，所述最大释然概率准则是根据公式：

{dec}_{ML} [T_{x}] = \underset{t &Element; T}{\arg \min} {| | T_{x} - t_{i} | |}^{2}

获得解调后的原始数据n；

式中t_i为判断区域，是根据公式：

t_{i} = \{\begin{matrix} (- \infty, t_{BS} + \frac{3}{2} t_{slot}) & i = 1 \\ [t_{BS} + (i + \frac{1}{2}) t_{slot}, t_{BS} + (i + \frac{3}{2}) t_{slot}) & 2 \leq i \leq N - 1 \\ [t_{BS} + (N + \frac{1}{2}) a_{slot}, + \infty) & i = N \end{matrix}

获得的。

具体实施方式六、本具体实施方式与具体实施方式五所述的一种基于MDPCM的集成电路高速数字接口模块的区别，数据映射器23中采用的映射方式依据格雷码映射法则。

具体实施方式七、本具体实施方式与具体实施方式六所述的一种基于MDPCM的集成电路高速数字接口模块的区别，数据映射器23中采用的映射方式依据二进制映射法则。

具体实施方式八、本具体实施方式与具体实施方式六或七所述的一种基于MDPCM的集成电路高速数字接口模块的区别，数据判决与映射器33中采用与映射器23中采用的映射方式相反的映射法则。

原理：基于MDPCM的新型集成电路的高速数字接口模块，主要是为了降低高速电路对设计的苛刻性要求，在保证现有集成芯片接口速率的前提下而设计的一种新型接口模块。

该接口电路是基于MDPCM调制(M-ary Digital Pulse Cycle Modulation，多进制数字脉冲周期调制)技术的，MDPCM调制是一种针对多进制传输系统的非等时脉冲时间调制方式，属于脉冲周期调制范畴。通过将原始数据编码到发送符号周期上的方式来传输信息。发送符号的周期是可变的，由符号中所携带的信息所决定。为了保证高的传输速率，相邻数据所对应的周期时间差别很小。然后根据周期的不同，精确的构建码元传输的波形。

MDPCM调制是将多进制数调制不同周期的二进制脉冲，在MDPCM调制中，将M进制中信息所有的符号表示成n，n＝0，1，...，M-1，那么：

T_n＝t_BS+(n+1)·t_slot (1)

其中t_BS为MDPCM调制基本波形持续时间，t_slot为MDPCM调制后各码元的调制脉冲周期之间的时间分辨间隔。

根据式(1)，可以得出MDPCM调制信号波形如图1所示。MDPCM波形由两个部分组成，分别为基本波形部分和信息波形部分。基本波形部分是MDPCM调制波形的固定部分，由持续时间为t_BS的“10”脉冲组成，其中“1”电平持续时间t_H，“0”电平持续时间t_L。信息波形部分是MDPCM调制波形的变化部分，持续时间由(n+1)个时间分辨间隔t_slot组成。t_H、t_L以及t_slot的取值范围由系统参数与信道环境决定。

由图1，MDPCM调制信号表达式为：

s (n) = \{\begin{matrix} 1 & 0 \leq t < t_{H} \\ 0 & t_{H} \leq t < t_{BS} + (n + 1) t_{slot} \end{matrix} - - - (2)

其中，

每个码元的周期是指当前码元的上升沿到下一个码元的上升沿之间的时间间隔，由于每个码元波形在结束时均需要恢复到零电平，因此该调制方式属于归零码范畴。

MDPCM调制中，t_slot与t_BS的关系，满足下式：

t_slot＜t_BS (3)

接收端解调时可以由式(1)求出n，即：将调制后的光脉冲采用最大释然概率判断准则，根据公式：

{dec}_{ML} [T_{x}] = \underset{t &Element; T}{\arg \min} {| | T_{x} - t_{i} | |}^{2} - - - (4)

获得解调后的原始数据；所述t_i为判断区域，可以表示为：

t_{i} = \{\begin{matrix} (- \infty, t_{BS} + \frac{3}{2} t_{slot}) & i = 1 \\ [t_{BS} + (i + \frac{1}{2}) t_{slot}, t_{BS} + (i + \frac{3}{2}) t_{slot}) & 2 \leq i \leq N - 1 \\ [t_{BS} + (N + \frac{1}{2}) a_{slot}, + \infty) & i = N \end{matrix} - - - (5)

应用于接口上的MDPCM调制器结构如图3所示。MDPCM调制器的结构主要包括MDPCM调制控制器CPU，输入数据锁存器，数据映射器以及MDPCM波形发生器。MDPCM调制控制器CPU的功能是用来实现调制器与外部电路的交互，对内部功能模块进行参数设置，并将设置结果向外部主控CPU提供应答信号。输入数据锁存器是对数据总线宽度可编程的输入数据进行锁存，为后续的MDPCM波形发生提供及时的数据支持。数据映射器是为MDPCM调制选择合适的数据映射方式，可以选择包括格雷码映射，普通二进制映射等映射法则。MDPCM波形发生器根据输入数据锁存器提供的数据产生MDPCM调制波形，并通过接口将产生的波形输出。MDPCM调制器工作开始时，来自外部的控制信号首先对调制器进行参数设置，主要编程数据输入位宽，锁存器时序，映射器映射模式选择，以及MDPCM的调制参数设置，并向外部CPU提供应答信号。MDPCM波形发生器随后将经过输入数据锁存器和映射器的数据转换成MDPC调制波形通过接口发出去。

应用于接口上的MDPCM解调器结构如图4所示。MDPCM解调器的结构主要包括MDPCM解调控制器，MDPCM波形识别器，数据判决和映射器以及输出数据锁存器。MDPCM解调控制器用来实现解调器与外部电路的交互，对内部结构进行参数设置，并将设置结果向外部主控CPU提供应答信号。MDPCM波形识别器是对输入波形进行上升沿识别，获取相邻上升沿之间的周期，并将该周期数据传递给判决与映射器。判决与映射器根据周期数据，并使用相应的反映射准则，可以直接解出原始数据，并将该数据传递给输出数据锁存器锁存，提供给后面的处理电路进行处理。MDPCM解调器工作开始时，来自外部的控制信号对解调器进行参数设置，并向外部CPU提供应答信号。随后来自接口的调制波形经过识别，获取周期，判决与映射后，最终的解调数据传递给输出数据锁存器，提供给后续电路进一步处理。

一个集成了收发两个通道的新型集成电路高速数据接口，其接口结构如图2所示，芯片内部涉及接口的主要功能器件包括有中央控制器CPU，锁相环，MDPCM调制器和解调器。此时，作为接口控制器，CPU的主要完成的功能是根据外部控制信号输入，设置锁相环的分频参数，包括clk_outT1，clk_outR1，clk_outT2和clk_outR2；设置MDPCM调制器和解调器的参数，主要包括MDPCM模块的高电平持续时间，低电平持续时间，信息时隙时间等，并且控制MDPCM信号的调制与解调功能。锁相环的功能是根据CPU的控制信息，将外部参考时钟输入clk_in倍频成参考时钟输出clk_outT1，clk_outR1，clk_outT2和clk_outR2，其中clk_outT1的主要作用是为MDPCM调制器的前级电路模块提供参考时钟，以方便其将需要通过接口输出的数据传递给MDPCM调制模块；clk_outR1是为MDPCM解调器的后级电路模块提供参考时钟，以方便其获得由MDPCM解调模块通过接口输出的总线数据；clk_outT2和clk_outR2作为MDPCM调制器与解调器的参考时钟，是频率尽可能高的高速时钟，为集成电路接口收发器更准确的产生和识别MDPCM调制的信息时隙，一般需要到几十GHz以上为宜，如果clk_outT2或者clk_outR2频率太低，将直接影响接口的数据传输速率。MDPCM调制器的功能是根据CPU的控制信息，利用clk_outT2参考时钟，将前级电路提供的b bits总线数据通过MDPCM调制转换成MDPCM调制波形通过接口输出。MDPCM解调器的功能是根据CPU的控制信息，利用clk_outR2时钟，利用通过接口输入的MDPCM调制波形，解调出原始的b bits总线数据，并传递给后级电路处理。

如图5所示，两个具有新型高速数字接口的集成电路1和2之间进行数据传输，传输数据开始之前，需要对MDPCM调制器和接收器进行参数设置，用户通过芯片外部的控制信号输入引脚对CPU进行参数配置，相关CPU接收到命令以后再设置相关的锁相环及MDPCM调制器和解调器参数。通信双方需要使用相同频率的参考时钟，并且MDPCM调制器和解调器使用相同的配置参数，这样才能保证发送端发出的MDPCM波形能够被接收端正确接收并识别。参数配置完成以后开始数据传输，发送端将位宽可以编程的总线输入的b比特数据按照MDPCM调制转换成MDPCM调制波形，通过输出接口输出。该信号通过外部电路传输，包括PCB电路板上的走线以及电缆等有线设备，进入到集成电路2的接口输入端。MDPCM解调器接收到该信号以后，检测上升沿，对该信号按照公式(4)进行解调，获得的数据通过b比特总线数据输出接口传递给MDPCM解调器的后级电路处理。

本发明是一种基于MDPCM的新型集成电路高速数字接口技术，本发明是利用多进制脉冲周期调制方法，通过改变数字的脉冲周期来实现数据的传输。相比于传统的接口电路，本发明可以在保证原有高速数据传输速率的前提下，通过将传统的接口电路的二进制传输模式转换成多进制传输，从而可以降低信道中传输的脉冲的频率与个数，达到降低脉冲速率但不减小数据速率的目的。例如传输一个1GHz的二进制数据，相比于传统的接口电路的最高数据变化频率为1GHz，本发明提出的接口电路可以将开关速度降低成542MHz(使用4-DPCM传输，参数t_slot＝0.01tBS)，或者295MHz(使用128-DPCM传输，参数t_slot＝0.001tBS)，可以参考图6至图8给出的示意图。

Claims

1.一种基于MDPCM的集成电路高速数字接口模块，其特征是：它包括控制器CPU(1)、MDPCM调制器(2)、锁相环(3)和MDPCM解调器(4)；

所述控制器CPU(1)的调制器控制信号输出端与MDPCM调制器(2)的控制信号输入端连接；所述控制器CPU(1)的解调器控制信号输出端与MDPCM解调器(4)的控制信号输入端连接；控制器CPU(1)的锁相环控制信号输出端与锁相环(3)的控制信号输入端连接；所述锁相环(3)的数据发送高速时钟信号输出端clk_outT2与MDPCM调制器(2)的时钟信号输入端连接；所述锁相环(3)的数据接收高速时钟信号输出端clk_outR2与MDPCM解调器(4)的时钟信号输入端连接；

控制器CPU(1)的控制信号输入端是基于MDPCM的集成电路高速数字接口模块的控制信号输入端；所述控制器CPU(1)的应答信号输出端是基于MDPCM的集成电路高速数字接口模块的应答信号输出端；所述锁相环(3)的时钟信号输入端是基于MDPCM的集成电路高速数字接口模块的外部参考时钟输入端clk_in；

所述锁相环(3)的数据发送低速时钟信号输出端clk_outT1是基于MDPCM的集成电路高速数字接口模块的数据发送低速时钟信号输出端；所述锁相环(3)的数据接收低速时钟信号输出端clk_outR1是基于MDPCM的集成电路高速数字接口模块的数据接收低速时钟信号输出端；

所述锁相环(3)的数据发送高速时钟信号输出端clk_outT2是基于MDPCM的集成电路高速数字接口模块的数据发送高速时钟信号输出端；所述锁相环(3)的数据接收高速时钟信号输出端clk_outR2是基于MDPCM的集成电路高速数字接口模块的数据接收高速时钟信号输出端；

MDPCM调制器(2)的数据输入端是基于MDPCM的集成电路高速数字接口模块的位宽可编程总线数据输入端；所述MDPCM调制器(2)的接口信号输出端是基于MDPCM的集成电路高速数字接口模块的接口信号输出端；

MDPCM解调器(4)的数据输出端是基于MDPCM的集成电路高速数字接口模块的位宽可编程总线数据输出端；所述MDPCM调制器(4)的接口信号输入端是基于MDPCM的集成电路高速数字接口模块的接口信号输入端。

2.根据权利要求1所述的一种基于MDPCM的集成电路高速数字接口模块，其特征在于MDPCM调制器(2)包括MDPCM调制控制器(21)、输入数据锁存器(22)、数据映射器(23)和MDPCM波形生成器(24)；

所述MDPCM调制控制器(21)的位宽参数及锁存时序设置信号输出端与输入数据锁存器(22)的位宽参数及锁存时序设置信号输入端连接；所述MDPCM调制控制器(21)的映射模式选择信号输出端与数据映射器(23)的映射模式选择信号输入端连接；所述MDPCM调制控制器(21)的调制参数设置信号输出端与MDPCM波形生成器(24)的调制参数设置信号输入端连接；输入数据锁存器(22)的数据输入端是MDPCM调制器(2)的位宽可编程总线数据输入端；所述输入数据锁存器(22)的数据输出端与数据映射器(23)的数据输入端连接；所述数据映射器(23)的数据输出端与MDPCM波形生成器(24)的数据输入端连接；

MDPCM调制控制器(21)的控制信号输入端是MDPCM调制器(2)的外部控制信号输入端；MDPCM调制控制器(21)的应答信号输出端是MDPCM调制器(2)的应答信号输出端；MDPCM波形生成器(24)的时钟信号输入端是MDPCM调制器(2)的时钟信号输入端；MDPCM波形生成器(24)的接口信号输出端是MDPCM调制器(2)的接口信号输出端。

3.根据权利要求2所述的一种基于MDPCM的集成电路高速数字接口模块，其特征在于MDPCM解调器(4)包括MDPCM解调控制器(31)、输出数据锁存器(32)、数据判决与映射器(33)和MDPCM波形识别器(34)；

所述MDPCM解调控制器(31)的位宽参数及锁存时序设置信号输出端与输出数据锁存器(32)的位宽参数及锁存时序设置信号输入端连接；所述MDPCM解调控制器(31)的映射模式选择信号输出端与数据判决与映射器(33)的映射模式选择信号输入端连接；所述MDPCM解调控制器(31)的调制参数设置信号输出端与MDPCM波形识别器(34)的调制参数设置信号输入端连接；输出数据锁存器(32)的数据输出端是MDPCM解调器(4)的位宽可编程总线数据输出端；所述输出数据锁存器(32)的数据输入端与数据判决与映射器(33)的数据输出端连接；所述数据判决与映射器(33)的数据输入端与MDPCM波形识别器(34)的数据输出端连接；

MDPCM解调控制器(31)的控制信号输入端是MDPCM解调器(4)的外部控制信号输入端；MDPCM解调控制器(31)的应答信号输出端是MDPCM解调器(4)的应答信号输出端；MDPCM波形识别器(34)的时钟信号输入端是MDPCM解调器(4)的时钟信号输入端；MDPCM波形识别器(34)的接口信号输入端是MDPCM解调器(4)的接口信号输入端。

4.根据权利要求3所述的一种基于MDPCM的集成电路高速数字接口模块，其特征在于MDPCM调制器(2)的周期为T_n，所述T_n是根据公式：

T_n＝t_BS+(n+1)t_slot

获得的；

t_slot＜t_BS。

5.根据权利要求4所述的一种基于MDPCM的集成电路高速数字接口模块，其特征在于MDPCM解调器(4)中采用的解调方法依据最大释然概率准则实现的，所述最大释然概率准则是根据公式：

{dec}_{ML} [T_{x}] = \underset{t &Element; T}{\arg \min} {| | T_{x} - t_{i} | |}^{2}

获得解调后的原始数据n；

式中t_i为判断区域，是根据公式：

t_{i} = \{\begin{matrix} (- \infty, t_{BS} + \frac{3}{2} t_{slot}) & i = 1 \\ [t_{BS} + (i + \frac{1}{2}) t_{slot}, t_{BS} + (i + \frac{3}{2}) t_{slot}) & 2 \leq i \leq N - 1 \\ [t_{BS} + (N + \frac{1}{2}) a_{slot}, + \infty) & i = N \end{matrix}

获得的。

6.根据权利要求5所述的一种基于MDPCM的集成电路高速数字接口模块，其特征在于数据映射器(23)中采用的映射方式依据格雷码映射法则。

7.根据权利要求5所述的一种基于MDPCM的集成电路高速数字接口模块，其特征在于数据映射器(23)中采用的映射方式依据二进制映射法则。

8.根据权利要求6或7所述的一种基于MDPCM的集成电路高速数字接口模块，其特征在于数据判决与映射器(33)中采用与映射器(23)中采用的映射方式相反的映射法则。