CN107454028B - 基于FPGA的LiFi信号解调方法及解调器 - Google Patents

Abstract

本发明涉及一种基于FPGA的LiFi信号解调方法及解调器，该方法包括步骤：接收发送端发送的信号，该信号中带有信道空闲标志信号flg_idll和一帧数据中的起始标识信号；在T0的3T0/8时刻对输入信号采样，利用设置的采样标志信号flg_smp的上升沿对接收的信号进行采样；计数采样信号中脉冲的个数，如在T0时间内计数脉冲为N1个，则判定为接收到一个‘1’信号，如在T0时间内计数脉冲为N2个，则判定为接收到一个‘0’信号。本发明实施例提供的解调方法及解调器，能够保证不论有无数据传输以及不论传输何种数据，承载传输数据的照明灯光都能保持正常的照明功能。还能保证收发两端时钟不同步的情况下正确接收数据。

Description

基于FPGA的LiFi信号解调方法及解调器

技术领域

本发明涉及信号解调解调技术领域，特别涉及一种基于FPGA的LiFi信号解调方法及解调器。

背景技术

采用照明可见光无线通信(Light Fidelity，LiFi)技术来解决多点信号接入问题，不仅可以实现多机同时接入局域网，而且可同时传输数据，这是一种新兴的多PC终端接入局域网的新技术，具有抗电线电干扰、无需申请无线频谱、收发两端时钟不同步的情况下正确接收数据、经济适用的特点，国内外正处于研发阶段。

LiFi技术是一种以调制/解调制LED照明灯光作为数据传输载体的无线连接通信方式，可同时解决室内灯光照明和数据的传输。由于灯光首先要解决照明需求，对于未进行处理的待传输数据，当处于无数据传输或传输0信号，都会导致灯光熄灭。因此用LiFi技术多点接入传输方式首先需要对待传输信号进行编码/解码，这种码型应能保证不论有无数据传输以及不论传输何种数据，灯光都能保持正常的照明功能。

发明内容

本发明的目的在于提供一种基于FPGA的LiFi信号解调方法及解调器。

为了实现上述发明目的，本发明实施例提供了以下技术方案：

一种基于FPGA的LiFi信号解调方法，包括步骤：

接收发送端发送的信号，该信号中带有信道空闲标志信号flg_idll和一帧数据中的起始标识信号；当空闲标志信号产生单元提取出flg_idll＝‘1’时，表示信道空闲；当提取出flg_idll＝‘0’时，表示信道在传输数据；

在每位传输数据周期T0的3T0/8时刻对串行输入信号采样，以帧起始标志产生单元获得的帧起始标志信号flg_frm为一帧的开始，利用采样信号产生单元产生的采样标志信号flg_smp的上升沿对接收的信号进行采样；f0为基带频率，T0＝1/f0；

0/1输出判决采样单元计数采样信号中脉冲的个数，如在T0时间内计数脉冲为N1个，则判定为接收到一个‘1’信号，如在T0时间内计数脉冲为N2个，则判定为接收到一个‘0’信号；

‘1’和‘0’均为二进制数，分别对应于高电平和低电平；接收到的0/1数据由输出缓冲单元暂存后，以8位并行方式输出。

上述解调方法中，为了保障不论有无数据传输以及不论传输何种数据，灯光都能保持正常的照明，所以发送端不发数据时线路长时间也是一直传输高电平信号，因此发送端发送的信号一直是高电平或低电平，进而接收端接收到的电平只有高低电平之分，不知道发送端何时发送或停止发送数据，因此需要进行判定，只在发送数据期间才能有效接收数据。因此通过信道空闲标志信号和起始标识信号的设置，可以标识出高/低电平数据信号和单纯保持灯亮的高电平照明信号，使得利用灯光进行数据传输成为可能。通过在3T0/8时刻对串行输入信号采样，利用采样信号产生单元产生的采样标志信号flg_smp的上升沿对接收的信号进行采样，使得0/1输出判决采样单元可以正确地判定“1”、“0”信号，进而能够保证在收发两端系统时钟不同步的情况下也能正确接收数据，去掉了传统接收电路中的同步时钟提取所带来的成本提高和技术复杂性。

根据本发明实施例，上述方法中，利用获取的空闲标志信号、帧起始标志信号flg_frm、采样时钟fs和采样标志信号flg_smp的上升沿对接收的信号进行采样，具体为：

配置采样标志信号flg_smp，当flg_frm＝‘1’且采样时钟Ts上升沿到后，采样信号产生单元中的采样计数器smp8cnt开始计数，每当smp8cnt＝8时产生一个采样信号flg_smp＝‘1’，其他时间flg_smp＝‘0’。通过这样的设置方式，可以完全保障采样信号全部是传输数据时的信号，而排除了未传输数据时段的高电平。

上述方法中，还包括步骤：以采样信号为驱动，利用一帧采样个数计数单元中的计数器b9cnt，每采样一次，计数器b9cnt加1，计数器b9cnt最大值为9，在b9cnt＝9时，对0/1输出判决采样单元中的数据接收寄存器清零。计数器b9cnt用于计数是否收到8位数据，第0位为空闲时段同，计数值1～8表示收到8位数据，一帧结束。利用该计数值j，将判决到的接收数据放入到8位接收缓冲器的第j位，可以保障接收到数据的位置数与发送端发送的数据在缓冲器中的位置编号一致。一种基于FPGA的LiFi信号解调器，包括：

空闲标志信号产生单元，用于提取发送端发送信号中携带的信道空闲标志信号flg_idll；当flg_idll＝‘1’时，表示信道空闲；当flg_idll＝‘0’时，表示信道在传输数据；

帧起始标志产生单元，用于提取一帧数据中的起始标识信号；当flg_frm＝‘1’时，表示一帧信号的接收开始，当flg_frm＝‘0’时，表示一帧信号的接收完成；

采样信号产生单元，用于在T0的3T0/8对输入信号采样，利用设置的采样标志信号flg_smp的上升沿对接收的信号进行采样；f0为基带频率，T0＝1/f0；

0/1输出判决采样单元，用于计数采样信号中脉冲的个数，如在T0时间内计数脉冲为N1个，则判定为接收到一个‘1’信号，如在T0时间内计数脉冲为N2个，则判定为接收到一个‘0’信号；‘1’和‘0’均为二进制数；

一帧采样个数计数单元，用于计数一帧中所接收的数据个数，内中配置有计数器b9cnt，每采样一次，计数器b9cnt加1，计数器b9cnt最大值为9，在b9cnt＝9时对0/1输出判决采样单元中的数据接收寄存器清零；

输出缓存单元，用于存放接收到的一帧中的8位数据，并以8位并行的方式输出fsk2ro到外部设备。

与现有技术相比，本发明的有益效果：本发明实施例提供的解调方法及解调器，可以正确连续地接收调制器发送的2FSK信号，能够保证不论有无数据传输以及不论传输何种数据，灯光都能保持正常的照明功能，还能够保证在收发两端系统时钟不同步的情况下正确接收数据，去掉了传统接收电路中的同步时钟提取所带来的成本提高和技术复杂性，使得利用灯光进行数据传输成为可能，使得数据传输安全可靠，且更迅速。另外，本发明实施例解调方法及解调器，基于FPGA实现，运行速度更快，可靠性高。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。

图1为本发明实施例中接收的信号中空闲、起始、采样时间位置的示意图。

图2为采样信号的解调过程示意图。

图3为解调制器中各单元的连接关系图。

图4为fsk2rin信号仿真波形图。

具体实施方式

下面将结合本发明实施例中附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明的实施例，本领域技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。

请参阅图1-4，本实施例中提供了一种基于FPGA的LiFi信号解调方法，包括以下步骤：

步骤一：接收发送端发送的信号。

当未发送数据时，信号处于空闲状态，为保证LED灯亮，信道应保持在高电平状态。从图1可见，信号中带有信道空闲标志信号flg_idll和一帧数据中的帧起始标识信号flg_frm；当flg_idll＝‘1’时，表示信道空闲；当flg_idll＝‘0’时，表示信道在传输数据。空闲状态高电平的持续时间最长。如果设每位传输周期为T0＝T2＝2T1，采样周期Ts＝T2/8＝T1/4，则空闲高电平持续时间T_idll≥10Ts，这里大于10Ts表示未传输数据时，信道一直为高电平。当信道传输二进制数“0”时，使用频率f2，高电平持续时间T_0＝0.5T2＝T1＝4Ts。当信道传输二进制数“1”时，使用频率f1，高电平持续时间T_1＝0.25T2＝0.5T1＝2Ts。通过设置T0＝T2＝2T1，可使传输速率达到最高效率。

步骤二：在每位传输数据周期T0的3T0/8时刻对串行输入信号采样，以帧起始标志产生单元获得的帧起始标志信号flg_frm为一帧的开始，利用采样信号产生单元产生的采样标志信号flg_smp的上升沿对接收的信号进行采样；f0为基带频率，T0＝1/f0。

本步骤中，为方便识别f1、f2，在T0的3T0/8时刻对输入信号采样。从空闲时段结束时的下降沿到开始，即flg_idll＝‘0’，对第一个输入数据进行采样间隔有9个Ts周期的时段，6Ts+3Ts＝9Ts。这里的6Ts为起始标志信号包含的2Ts的低电平、2Ts的高电平和2Ts的低电平，是用作为每个8位的数据帧的起始标志用的。实际上这是两个T1周期信号，用作为每帧的起始标志，只是第1个T1周期高电平与空闲信号高电平连接在一起了，使原本8个Ts周期，即1个位长时间T0的帧间隔空闲高电平标志信号变成了10Ts。而8个Ts周期，即1个位长时间T0的起始标志信号变成了6Ts。由于后续的数据采样是每8个Ts进行一次，可设计一个8计数器smp8cnt来实现采样时间的延迟。为了让第一个采样点的时间计数与后面的采样点的计数相一致，都是smp8cnt＝8，需要消耗掉在空闲标志时段结束时的下降沿到smp8cnt开始计数前多出的一个Ts周期，9Ts-8Ts＝1Ts后。采取在flg_idll＝‘0’后，另设计一个采样标志信号flg_smp。当flg_idll＝‘0’且Ts上升沿到后flg_frm＝‘1’，从而消耗掉一个Ts周期。然后采样信号产生单元中的采样计数器smp8cnt在flg_frm＝‘1’后开始计数，每当smp8cnt＝8时产生一个采样信号flg_smp＝‘1’，其他时间flg_smp＝‘0’。这样就可利用采样标志信号flg_smp的上升沿对接收端输入信号fsk2rin进行采样。

步骤三：0/1输出判决采样单元计数采样信号中脉冲的个数，如在T0时间内计数脉冲为N1个，则判定为接收到一个‘1’信号，如在T0时间内计数脉冲为N2个，则判定为接收到一个‘0’信号，如图2所示。N1和N2均为整数。‘1’和‘0’均为二进制数，分别对应于高电平和低电平；接收到的0/1数据由输出缓冲单元暂存后，以8位并行方式输出。

此处是以8位并行数据输出，也可以是其他位数，因发送端约定为8位为一帧，源于发送端的8位数据缓存器，所以接收到一帧8位后，也将其暂存于8位接收数据缓存器中，然后将其输出，故输出为缓存器中的8位。

以采样信号为驱动，利用一帧采样个数计数单元中的计数器b9cnt，每当采样一次，计数器b9cnt加1。当采样完第8个数据后，如果让信道空闲标志信号flg_idll＝‘1’结束一帧的采样，会由于信号f1第二脉冲下沿的出现使flg_idll＝‘0’，转入下一帧的采样而不是转入10个Ts的每帧间隔期，造成第二帧采样的错误。为此计数器b9cnt最大值选取为9，采样数据接收寄存器fsk2也设计为9位，即多采样一个无用的第9位，但在输出时只输出低8位有效数据即可。增加的一位采样时间可避免f1第二脉冲下沿导致出现的flg_idll＝‘0’。并且在b9cnt＝9时对0/1输出判决采样单元中的数据接收寄存器fsk2清零，可以避免前一帧数据对后一帧数据的影响。

请参阅图3，本实施例中提供的基于FPGA的LiFi信号解调器，包括：

空闲标志信号产生单元，用于提取发送端发送信号中携带的信道空闲标志信号flg_idll；当flg_idll＝‘1’时，表示信道空闲；当flg_idll＝‘0’时，表示信道在传输数据；

帧起始标志产生单元，用于提取一帧数据中的起始标识信号；当flg_frm＝‘1’时，表示一帧信号的接收开始，当flg_frm＝‘0’时，表示一帧信号的接收完成；

采样信号产生单元，用于在T0的3T0/8对输入信号采样，利用设置的采样标志信号flg_smp的上升沿对接收的信号进行采样；f0为基带频率，T0＝1/f0；

0/1输出判决采样单元，用于计数采样信号中脉冲的个数，如在T0时间内计数脉冲为N1个，则判定为接收到一个‘1’信号，如在T0时间内计数脉冲为N2个，则判定为接收到一个‘0’信号；‘1’和‘0’均为二进制数；

一帧采样个数计数单元，用于计数一帧中所接收的数据个数，内中配置有计数器b9cnt，每采样一次，计数器b9cnt加1，计数器b9cnt最大值为9，在b9cnt＝9时对0/1输出判决采样单元中的数据接收寄存器清零；

输出缓存单元，用于存放接收到的一帧中的8位数据，并以8位并行的方式输出fsk2ro到外部设备。

具体地，0/1输出判决采样单元包括：

采样时间配置模块，用于在T0的3T0/8对输入信号开启采样；

采样计数器，用于配置采样标志信号flg_smp，当flg_idll＝‘0’且Ts上升沿到后flg_frm＝‘1’，且采样时钟Ts上升沿到后，采样计数器smp8cnt开始计数，每当smp8cnt＝8时产生一个采样信号flg_smp＝‘1’，其他时间flg_smp＝‘0’。

上述解调器中，接收端接收到的电平只有高低电平之分，不知道发送端何时发送或停止发送数据，因此需要进行判定，只在发送数据期间才能有效接收数据。因此规定发送端不发数据时线路长时间一直传输高电平。为了标识要传输数据了，用两个Ts周期的低然后两个Ts周期高，再两个Ts低电平表示一帧发送数据开始，即6Ts作为表示数据起始的标识信号。接收端在收到该起始信号的设置flg_idll＝‘0’，然后才让接收电路开始接收数据，否则不工作，如图4所示。这样可以准确保障传输数据的准确接收。

只有当发送端有f0＝f2＝f1/2和接收端有f0＝f2＝f1/2，且接收采样频率fs＝8f0，在T0周期的3/8时刻采样才能正确判决输出。此时在T0周期的2/8～4/8时段的中点，即f1处于第1周期后半周期的低电平区间，f2处于前半个周期高电平后半部分高电平区间。发送与接收在3T0/8处前后误差时间一个fs时段电平不变。如为低就可判决为“1”，如为高就可判决为“0”，如图4中flg_smp信号对应的输入信号fsk2rin。

以flg_smp的上升沿对接收的信号进行采样的目的是此时正好处理接收信号f1、f2的惟一电平不同的T0周期的2/8～4/8时段的中点，可以保证在发送与接收两端时钟误差提前1个或延迟1个fs周期都能正确判断数据“1”、“0”。

只有在T0周期的2/8～4/8时段或4/8～6/8时段f1、f2才会出现高低电平的不同，并依此差别来判决线路输入信号是“1”或“0”，本实施例中则采用2/8～4/8时段的中点，见图4。

只有当flg_frm＝‘1’才让采样计数器smp8cnt工作，并产生采样时钟Ts信号，可以避免对未传输数据时段的高电平进行采样，并判决始终输出0，进而造成传输数据的错误判读。本实施例中，上述待解调的信号是通过以下方法进行调制的，包括步骤：

以频率f0/10并行输入8位数据，每一位数据为二进制1或二进制0。

判断输入的数据是二进制1还是二进制0，如果是二进制1，则选通输出频率为f2的第二载波，如果是二进制0，则选通输出频率为f1的第一载波；

其中，频率为f1的载波由时钟激励源fc经过N分频获得，频率为f2的载波由时钟激励源fc经过2N分频获得，频率f0与频率f2相等。

以并行输入的8位数据为一帧，在每帧数据的开始，增加一个起始标志位，用两个f1周期表示，在一帧数据结束后发送一个T0时长的高电平表示一帧数据的结束的方式，发送的串行数据是以f1和f2两种频率按传输数据是0或1交替变化的2FSK信号。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。

Claims (2)

1.一种基于FPGA的LiFi信号解调方法，其特征在于，包括步骤：

接收发送端发送的信号，该信号中带有信道空闲标志信号flg_idll和一帧数据中的帧起始标志信号，且帧起始标志信号的高电平与空闲标志信号高电平连接在一起；当空闲标志信号产生单元提取出flg_idll＝‘1’时，表示信道空闲；当提取出flg_idll＝‘0’时，表示信道在传输数据；

在每位传输数据周期T0的3T0/8时刻对串行输入信号采样，以帧起始标志产生单元获得的帧起始标志信号flg_frm为一帧的开始，当flg_idll＝‘0’且Ts上升沿到后flg_frm＝‘1’，消耗掉一个Ts周期，然后采样信号产生单元中的采样计数器smp8cnt在flg_frm＝‘1’后开始计数，每当smp8cnt＝8时产生一个采样信号flg_smp＝‘1’，其他时间flg_smp＝‘0’，利用采样信号产生单元产生的采样标志信号flg_smp的上升沿对接收的信号进行采样，采样周期Ts＝T2/8＝T1/4；f0为基带频率，T0＝1/f0；其中，T0＝T2＝2T1，T1＝1/f1，f1为传输二进制数“1”时载波的频率，T2＝1/f2，f2为传输二进制数“0”时载波的频率；

0/1输出判决采样单元判断在3T0/8时刻采样信号的电平，如为低就判决为“1”，如为高就判决为“0”；

‘1’和‘0’均为二进制数，分别对应于高电平和低电平；以采样信号为驱动，利用一帧采样个数计数单元中的计数器b9cnt，每当采样一次，计数器b9cnt加1，计数器b9cnt最大值选取为9，采样数据接收寄存器fsk2也为9位，在输出时只输出低8位有效数据，接收到的0/1数据由输出缓存单元暂存后，以8位并行方式输出，在b9cnt＝9时对0/1输出判决采样单元中的数据接收寄存器fsk2清零。

2.一种基于FPGA的LiFi信号解调器，其特征在于，包括：

空闲标志信号产生单元，用于提取发送端发送信号中携带的信道空闲标志信号flg_idll；当flg_idll＝‘1’时，表示信道空闲；当flg_idll＝‘0’时，表示信道在传输数据；发送端发送信号中帧起始标志信号的高电平与空闲标志信号高电平连接在一起；

帧起始标志产生单元，用于提取一帧数据中的帧起始标志信号；当flg_frm＝‘1’时，表示一帧信号的接收开始，当flg_frm＝‘0’时，表示一帧信号的接收完成；

采样信号产生单元，用于在T0的3T0/8对输入信号采样，当flg_idll＝‘0’且Ts上升沿到后flg_frm＝‘1’，消耗掉一个Ts周期，然后采样信号产生单元中的采样计数器smp8cnt在flg_frm＝‘1’后开始计数，每当smp8cnt＝8时产生一个采样信号flg_smp＝‘1’，其他时间flg_smp＝‘0’，利用设置的采样标志信号flg_smp的上升沿对接收的信号进行采样，采样周期Ts＝T2/8＝T1/4；f0为基带频率，T0＝1/f0；其中，T0＝T2＝2T1，T1＝1/f1，f1为传输二进制数“1”时载波的频率，T2＝1/f2，f2为传输二进制数“0”时载波的频率；

0/1输出判决采样单元，用于判断在3T0/8时刻采样信号的电平，如为低就判决为“1”，如为高就判决为“0”；‘1’和‘0’均为二进制数；

一帧采样个数计数单元，用于计数一帧中所接收的数据个数，内中配置有计数器b9cnt，每采样一次，计数器b9cnt加1，计数器b9cnt最大值为9，采样数据接收寄存器fsk2也为9位，在输出时只输出低8位有效数据，在b9cnt＝9时对0/1输出判决采样单元中的数据接收寄存器清零；

输出缓存单元，用于存放接收到的一帧中的8位数据，并以8位并行的方式输出fsk2ro到外部设备。

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