CN103297060A - 一种适用于高速率修正miller编码信号的解码电路 - Google Patents
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Abstract
本发明公开一种适用于高速率修正miller编码信号的解码电路，包含：射频接收器，接收具有停顿周期的射频信号，输出基带信号和同步时钟信号；启动器，接收基带信号，输出复位信号；第一计数器，对同步时钟信号进行计数；下降沿检测器，其接收基带信号、同步时钟信号和复位信号，输出高电平的脉冲信号；数据解码器，对第一计数器和下降沿检测器的脉冲信号进行解码，输出解码之后的二进制数据信号；时钟产生器，输出基本时间单位周期的时钟信号；数据帧指示器，其接收基带信号，产生帧接收开始和停止信号、以及帧错误指示信号。本发明电路简单、强抗干扰、产生固定频率的同步时钟信号和ISO/IEC14443协议进行数据解码。
Description
技术领域
本发明涉及一种非接触式集成电路卡及近距离无线通讯技术进场通信领域的解码电路，具体涉及一种适用于高速率修正miller编码信号的解码电路。
背景技术
符合ISO/IEC14443A类型协议的非接触式产品越来越多的进入我们的生活，各种类型的公交卡、居民健康卡、身份证卡、百货商店卡、金融IC卡、近场通信（NFC）设备、RFID电子标签等。近来，集成有硅芯片的集成电路（IC） 卡由于其方便性、稳定性、安全性和众多应用而变得流行。
相对于接触式的通信技术触点容易氧化而不稳定，非接触近距离通信具有高稳定性，高安全性，高用户体验性等优点，被广泛接纳为下一代近距离通信介质。
现有的非接触式IC 卡的同步时钟信号和数据解码电路采用了计算非停顿周期中时钟个数的方法来产生同步时钟信号和数据解码，如中国发明专利CN1285019C（授权公告日2006 年11 月15 日）。该方法的缺点是电路复杂，所解的停顿周期宽度有限，且在复杂环境下（干扰比较严重的环境下）导致的窄停顿周期或一个基本时间单位（ETU）周期内有多个窄停顿周期时就容易失去解码能力。
因此，对于工作在复杂环境下的非接触式IC 卡，需要有一个强抗干扰、简单易实现的方法，实现具有间断或停顿周期的射频信号的情况下，产生固定频率的同步时钟信号和ISO/IEC14443 协议进行数据解码。
发明内容
本发明提供一种适用于高速率修正miller编码信号的解码电路，电路简单，具有较大的停顿周期宽度，强抗干扰，实现具有间断或停顿周期的射频信号的情况下，产生固定频率的同步时钟信号和ISO/IEC14443 协议进行数据解码。
为实现上述目的，本发明提供一种适用于高速率修正miller编码信号的解码电路，该解码电路包含：
射频接收器，其接收具有停顿周期的射频信号，输出基带信号和同步时钟信号；
启动器，其接收射频接收器输出的基带信号，产生并输出复位信号；
其特点是，该解码电路还包含：
第一计数器，其接收射频接收器输出的同步时钟信号和启动器输出的复位信号，并在一个比特周期内对同步时钟信号进行计数；
下降沿检测器，其接收射频接收器输出的基带信号和同步时钟信号，及启动器输出的复位信号，检测基带信号上的下降沿，输出一个高电平的脉冲信号；
数据解码器，其接收第一计数器和下降沿检测器输出的脉冲信号进行解码，输出解码之后的二进制数据信号；
时钟产生器，其接收射频接收器输出的同步时钟信号，产生并输出基本时间单位周期的时钟信号；
数据帧指示器，其接收射频接收器输出的基带信号，产生帧接收开始和停止信号、以及帧错误指示信号。
上述的下降沿检测器输出的脉冲信号指示下降沿在一个基本时间单位中出现的时间。
上述射频接收器接收的射频信号为13.56MHz频率 且847kbps 比特速率的具有停顿周期的射频信号。
上述的第一计数器为四个比特的计数器。
本发明一种适用于高速率修正miller编码信号的解码电路，和现有技术的非接触式集成电路卡的数据解码电路相比，其优点在于，本发明提供一种非接触式集成电路卡的高速率解码电路，电路简单，具有较大的停顿周期宽度，强抗干扰，实现具有间断或停顿周期的射频信号的情况下，产生固定频率的同步时钟信号和ISO/IEC14443 协议进行数据解码。
附图说明
图1为本发明一种适用于高速率修正miller编码信号的解码电路的电路原理图；
图2为本发明一种适用于高速率修正miller编码信号的解码电路的信号操作时序图；
图3为本发明一种适用于高速率修正miller编码信号的解码电路的TypeA编码“X”解码判断示意图。
具体实施方式
以下结合附图，进一步说明本发明的具体实施例。
如图1所示，本发明公开一种适用于高速率修正miller编码信号的解码电路，该解码电路包含：射频接收器1、启动器2、第一计数器3、下降沿检测器4、数据解码器5和时钟产生器6和数据帧指示器7。
射频接收器1接收具有停顿周期的射频信号，输出基带信号和同步时钟信号。射频接收器1符合ISO/IEC14443A 类型协议，用于接收例如13. 56MHz 且比特速率为847kbps 的具有停顿周期的射频（RF）信号，并且将接收的RF信号转换成适于数字电路的第一时钟信号rf_clk和数据信号rf_din。具有停顿周期的射频信号为基于ISO/IEC14443A类型协议接口信号。
启动器2输入端电路连接射频接收器1的输出端，其接收射频接收器1输出的基带信号，产生并输出复位信号。启动器2检测到第一个下降沿，表明帧开始，产生复位信号，使解码电路的其它电路与帧同步。
第一计数器3输入端分别电路连接射频接收器1和启动器2的输出端。第一计数器3分别接收射频接收器1输出的同步时钟信号和启动器2输出的复位信号，并在一个比特周期内对同步时钟信号进行计数。
本实施例中，第一计数器3为4个比特（bit）的计数器，在收到启动器2输出的复位信号后，复位初值设为为2，来一个clk上升沿计数器加一，计数器在0~f之间循环计数，当速率为847kbps时，RF模拟前端输出不间断的rf_clk；
下降沿检测器4输入端分别电路连接射频接收器1和启动器2输出端，其接收射频接收器1输出的基带信号rf_din和同步时钟信号rf_clk，及启动器2输出的复位信号。下降沿检测器4检测基带信号上的下降沿，将rf_din用clk打两个时钟节拍，再取反与rf_din做与逻辑，得到并输出一个高电平的脉冲信号rf_din_n，该下降沿检测器4输出的脉冲信号指示下降沿在一个基本时间单位中出现的时间。该步骤中下降沿检测器4同时可以滤除rf_din上出现的小毛刺，同时表明正常停顿（Npause）的位置。
数据解码器5输入端分别电路连接第一计数器3与下降沿检测器4的输出端，其接收第一计数器3输出的脉冲信号cnt_847和下降沿检测器4输出的脉冲信号rf_din_n。数据解码器5根据rf_din_n脉冲出现时cnt_847的计数器当前值来解码，输出解码之后的二进制数据信号，根据ISO/IEC14443协议，数据“1”的停顿周期在中间，只有rf_din_n脉冲出现时cnt_847的计数器值为“0x06”-“0x0b”时将输出datain拉高，表明解码结果为“1”，其它rf_din_n对应的cnt_847值为“0”。该方法即使编码“X”前半段出现毛刺Npause也能正确解码，同时判断计数器值在一定范围内都可以增加解码电路的容错能力。
时钟产生器6输入端电路连接射频接收器1的输出端，其接收射频接收器1输出的同步时钟信号rf_clk，根据cnt_847的计数器值产生并输出bit位的指示信号，即基本时间单位（ETU）周期的时钟信号Clk_bit，供后续电路将串行的解码信号经过移位寄存器变成并行的数据。
数据帧指示器7输入端电路连接射频接收器1的输出端，其接收射频接收器1输出的基带信号rf_din，产生帧接收开始in_en和停止信号、以及帧错误指示信号frame_err。数据帧指示电路7当帧开始时将in_en拉高，检测到帧减少时将in_en拉低。
在中国发明专利CN 101847215A中，对847kbps 比特速率，其优化的实例允许停顿周期范围为~0.294us。而本发明的一种适用于高速率修正miller编码信号的解码电路中847kbps允许停顿周期为~0.882us。在实际模拟端输出解调输出Npause会变长，本发明通过判断相对固定的下降沿位置来解码，通过将下降沿打拍和判断计数器值，提高了解码电路的容错和抗干扰能力。
如图2所示，为本发明所公开一种适用于高速率修正miller编码信号的解码电路的信号操作时序图。其中，Rf_din为Npause大于二分之一个etu的修正miller编码波形，发送的序列为“ZYZZZZXXX”；Rf_din_n为经过下降沿检测器后的修正miller码下降沿位置指示波形；Data_in为解码之后得到的二进制数据；Datain_bus为经过移位寄存器后的字节数据，0xe0；Clk_bit为数据bit位指示信号。
如图3所示，为本发明所公开一种适用于高速率修正miller编码信号的解码电路的TypeA编码“X”解码判断示意图。图中为修正miller编码的“X”，即使Rf_din的停顿周期变长，在通过Cnt_847正确判断下降沿位置后依然能正确解码。
尽管本发明的内容已经通过上述优选实施例作了详细介绍，但应当认识到上述的描述不应被认为是对本发明的限制。在本领域技术人员阅读了上述内容后，对于本发明的多种修改和替代都将是显而易见的。因此，本发明的保护范围应由所附的权利要求来限定。
Claims (4)
1.一种适用于高速率修正miller编码信号的解码电路，该解码电路包含：
射频接收器（1），其接收具有停顿周期的射频信号，输出基带信号和同步时钟信号；
启动器（2），其接收所述射频接收器（1）输出的基带信号，产生并输出复位信号；
其特征在于，该解码电路还包含：
第一计数器（3），其接收所述射频接收器（1）输出的同步时钟信号和所述启动器（2）输出的复位信号，并在一个比特周期内对同步时钟信号进行计数；
下降沿检测器（4），其接收所述射频接收器（1）输出的基带信号和同步时钟信号，及所述启动器（2）输出的复位信号，检测基带信号上的下降沿，输出一个高电平的脉冲信号；
数据解码器（5），其接收所述第一计数器（3）和所述下降沿检测器（4）输出的脉冲信号进行解码，输出解码之后的二进制数据信号；
时钟产生器（6），其接收所述射频接收器（1）输出的同步时钟信号，产生并输出基本时间单位周期的时钟信号；
数据帧指示器（7），其接收所述射频接收器（1）输出的基带信号，产生帧接收开始和停止信号、以及帧错误指示信号。
2.如权利要求1所述的适用于高速率修正miller编码信号的解码电路，其特征在于，所述的下降沿检测器（4）输出的脉冲信号指示下降沿在一个基本时间单位中出现的时间。
3.如权利要求1所述的适用于高速率修正miller编码信号的解码电路，其特征在于，所述射频接收器（1）接收的射频信号为13.56MHz频率 且847kbps 比特速率的具有停顿周期的射频信号。
4.如权利要求1所述的适用于高速率修正miller编码信号的解码电路，其特征在于，所述的第一计数器（3）为四个比特的计数器。
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