CN1497408A - 无接触型集成电路卡的时钟信号产生和数据信号解码电路 - Google Patents

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Abstract

公开一种包括时钟信号产生和数据恢复电路的集成电路卡。该电路包括：接收器，用于接收具有停顿周期的射频信号；分频器，用于对接收信号进行分频；第一计数器，用于在接收信号的各非停顿周期对分频信号的周期进行计数；第二计数器，用于对分频信号的周期进行计数；以及解码器，用于响应第一和第二计数器的输出，产生同步时钟信号和解码数据信号。第二计数器由同步时钟信号复位。根据从读卡器传输的接收射频信号，该电路能够产生同步时钟信号，并且对接收数据信号进行解码，从而与ISO/IEC 14443类型A接口相兼容。即使当从读卡器接收的射频信号的停顿周期在预定范围内变化时，该电路也提供准确的解码结果。

Description

无接触型集成电路卡的时钟 信号产生和数据信号解码电路
技术领域
本发明涉及一种无接触型集成电路(IC)卡，特别涉及一种无接触型IC卡中用于从接收射频信号产生时钟信号和恢复数据的电路。
背景技术
自从20世纪20年代信用卡诞生以来，已发展出各种各样的电子信息卡如付款(或现金)卡、信用卡、身份卡、百货商店卡等。近来，由于其中集成有微型计算机而如此命名的集成电路(IC)卡由于其方便性、稳定性和众多应用而变得流行。
通常，IC卡的形状是一个薄型半导体装置连至尺寸与信用卡相同的塑料卡。与包括磁介质条的传统信用卡相比，IC卡拥有如高稳定性、写保护数据和高安全性的诸多优点。因此，IC卡被广泛接纳为下一代多媒体信息介质。
IC卡大致可以分成接触型IC卡、无接触型IC卡(CICC)和远端耦合通信卡(RCCC)这三大类。关于CICC，ISO(International Organization forStandardization，国际标准化组织)和IEC(International ElectrotechnicalCommission，国际电工技术委员会)已形成用于全球标准化的专门系统。具体地说，国际组织ISO/IEC 14443指定近域卡的物理特性、射频功率和信号接口、初始化和抗冲突以及传输协议。在ISO/IEC 14443下，无接触型IC卡包括一个执行数据处理和/或存储功能的集成电路(IC)。无接触型卡技术的可能性是由于通过与邻近耦合装置(即读卡器)的电感耦合实现信号交换和在不使用电池的情况下供电给卡的能力(也就是，不存在从外部连接装置到包含在卡内的集成电路的欧姆路径)。读卡器产生耦合到卡从而传输能量和经过调制以进行通信的赋能射频(RF)场。RF工作场的频率fc为13.56MHz±7kHz。
图1A和1B示出用于ISO/IEC 14443的类型A和类型B接口的通信信号的概念。图1A的通信信号从读卡器传输到无接触型IC卡，并且图1B的通信信号从无接触型IC卡传输到读卡器。ISO/IEC 14443协议描述两种通信信号接口，类型A和类型B。在通信信号接口类型A下，从读卡器到无接触型IC卡的通信利用RF工作场的ASK 100％的调制原理和改进型密勒码原理。从读卡器传输到无接触型IC卡的比特速率为fc/128，也就是，106kbps(kbit/s)。从无接触型IC卡到读卡器的传输通过曼彻斯特码原理来编码，然后通过开关码(OOK)原理来调制。目前，在韩国汉城的地铁和公共汽车中通过类型A的通信信号接口管理的卡使用从读卡器接收的ASK调制信号，产生固定时间间隔的定时，并且以一次一个比特的方式接收和发射数据。
当数据从IC卡传输到读卡器时，能量稳定地从读卡器提供给IC卡。然而，当数据从读卡器传输到IC卡时，产生如图2所示的停顿周期t2。也就是，从IC卡到读卡器的能量在停顿周期t2期间被中断。此时，在RF接收器中产生的时钟信号具有不连续波形。在这种情况下，难以保持ISO/IEC 14443类型A协议所指定的106kps比特率，因为用于发射和接收的同步时钟信号是通过对该具有不连续周期的时钟信号进行分频而产生的。
图3A和3B示出ISO/IEC 14443类型A数据的数据帧。图3A示出用来发起通信并且依次由通信开始信号S、以LSB首先传输的方式传输的7数据比特b1-b7以及通信结束信号E组成的短帧。图3B示出用于数据交换并且由通信开始S、8数据比特+奇数奇偶校验比特b1-b7和P以及通信结束E组成的标准帧。各字节的LSB首先传输。每个字节之后跟有一个奇数奇偶校验比特P。奇偶校验比特P设为使1的个数为奇数(b1到b8和P)。
无接触型IC卡中的传统解码电路与同步时钟信号保持同步从所接收的RF信号中提取各比特，将所提取的比特分离为开始比特S、数据比特b1-b7和结束比特E，并且从所分离的比特信息中检测接收数据。为了允许解码电路正常工作，需要没有间断周期(即停顿周期)的同步时钟信号。
因此，对于无接触型IC卡技术，需要从具有如图2所示的间断或停顿周期t2的射频信号产生固定频率的同步时钟信号。
发明内容
因此，本发明的一个目的是提供一种无接触型集成电路卡中能够从具有停顿周期的接收RF信号产生固定频率的同步时钟信号的电路。
一种用于无接触型集成电路装置中的时钟信号产生和数据解码装置，包括：接收器，用于接收具有停顿周期的射频(RF)信号；分频器，用于对接收RF信号进行分频以提供分频信号；第一计数器，用于在接收RF信号的各非停顿周期对分频信号的周期进行计数；第二计数器，用于对分频信号的周期进行计数；以及解码器，用于响应第一和第二计数器的输出，产生同步时钟信号和解码数据信号，其中，第二计数器由同步时钟信号复位。
在本发明的一方面，第一计数器在RF信号的停顿周期内复位。
在本发明的一方面，第二计数器在同步时钟信号的下降沿复位。
在本发明的一方面，RF信号基于ISO-14443类型A接口。
在本发明的一方面，解码器还响应第一和第二计数器的输出而产生表示接收帧结束的信号。
本发明的另一个目的是提供一种无接触型集成电路卡中能够从接收RF信号准确恢复数据的电路。
一种用于无接触型集成电路卡中的数据恢复装置，包括：接收器，用于接收具有停顿周期的RF信号，并且从接收RF信号中提取数据和时钟信号；分频器，用于对时钟信号进行分频以产生分频时钟信号；第一计数器，用于在数据信号的各非停顿周期对分频时钟信号的周期进行计数；第二计数器，用于对分频时钟信号的周期进行计数；以及解码器，用于响应第一和第二计数器的输出，产生同步时钟信号和解码数据信号，其中，第二计数器由同步时钟信号复位。
在本发明的另一方面，第一计数器在数据信号的停顿周期的开始复位。最好，第一计数器是3比特计数器。最好，第二计数器在同步时钟信号的下降沿复位。第二计数器可以是2比特计数器。
最好，第二计数器的输出在‘0’与‘2’之间顺序变化。
最好，第一计数器是4比特计数器。第二计数器可以由第一和第二计数器输出的组合来复位。第二计数器可以是3比特计数器。
最好，解码器还响应第一和第二计数器的输出，产生表示接收帧结束的信号。
最好，该装置还包括或门，用于接收对卡复位的复位信号和数据信号，其中，第一计数器由或门的输出复位。
分频器可以包括：多个分频单元，串联在输入端与输出端之间，其中，输入端从接收器接收时钟信号，并且各分频单元以N(N是整数)对输入信号进行分频；以及选择器，用于响应外部选择信号而选择分频单元的输出之一作为分频时钟信号。
附图说明
通过如附图所示的本发明优选实施例的更具体描述，本发明的前述和其他目的、特性和优点将变得清楚，其中，相同的参考符号贯穿不同的图表示相同的部件。当阐述本发明的原理时，附图不一定是按照比例而是以突出强调的方式来绘制的。
图1A和1B是示出用于ISO/IEC 14443协议下的类型A和类型B接口的通信信号的图；
图2是示出从读卡器传输到集成电路卡的信号的波形图；
图3A和3B是示出用于ISO/IEC 14443类型A协议的数据帧的图；
图4是本发明的无接触型集成电路卡的时钟产生和数据恢复电路的方框图；
图5是图4的电路的各种信号的操作时序图；以及
图6是图4的时钟分频器的优选实施例；
图7是根据本发明另一实施例的无接触型集成电路卡的时钟产生和数据恢复电路的方框图，其中，即使在停顿周期内占空比变化大的情况下，它也能够恢复准确码；以及
图8是图7所示的电路的各种信号的操作时序图。
具体实施方式
将参照附图对本发明的优选实施例进行更全面的描述。
图4是本发明的无接触型集成电路卡的时钟产生和数据恢复电路的方框图。参照图4，时钟产生和数据恢复电路包含在无接触型IC卡中，并且包括RF部件110、时钟分频器120、或门130、3比特计数器140、2比特计数器150、时钟产生器和解码器部件160以及复位控制器170。
RF部件110根据ISO/IEC 14443类型A协议，接收例如频率为13.56MHz且比特速率为106kbps的RF信号，并且将接收信号转换成适于数字电路的时钟信号RF_CLK和数据信号RF_IN。时钟分频器120对来自部件110的时钟信号RF_CLK进行分频，以产生分频时钟信号DIV_CLK。如后所述，时钟分频器120产生各种频率的时钟信号，并且响应选择信号SEL而输出这些时钟信号之一。门130接收系统复位信号SYS_RST和来自部件110的数据信号RF_IN。
继续参照图4，3比特计数器140由门130的输出复位，并且对来自时钟分频器120的分频时钟信号DIV_CLK的周期进行计数。3比特计数器140的输出RX_IN_CNT3从‘0’顺序变至‘7’(采用二进制数，从‘000’到‘111’)。2比特计数器150由从复位控制器170产生的复位信号RST复位，并且对来自时钟分频器120的分频时钟信号的周期进行计数。2比特计数器150的输出STATE_CNT2从‘0’顺序变至‘2’(采用二进制数，从‘00’到‘10’)。
时钟产生器和解码器部件160响应来自计数器140和150的输出RX_IN_CNT3和STATE_CNT2而工作，并且产生同步时钟信号ETU_RX_CLK、解码数据信号RX_IN和帧结束信号END_OF_RX。复位控制器170由系统复位信号SYS_RST复位，并且响应同步时钟信号ETU_RX_CLK而产生复位信号RST。
图5是示出使用短帧来发起通信的情况下图4的电路的各种信号的响应和操作的时序图。下面将参照图4和5对时钟产生和数据恢复电路的操作进行全面的描述。
参照图4和5，在从读卡器(未示出)接收短帧之前，3比特计数器140和复位控制器170由系统复位信号SYS_RST复位。此时，2比特计数器150由来自复位控制器170的复位信号RST复位。当复位时，来自计数器140和150的输出值RX_IN_CNT3和STATE_CNT2变为‘0’。如图5所示，在接收短帧之前，RF部件110输出高电平的数据信号RF_IN。
当接收到作为短帧第一比特的开始比特S时，来自RF部件110的数据信号RF_IN从高电平(逻辑‘1’)变至低电平(逻辑‘0’)。此时，时钟分频器120开始对时钟信号RF_CLK进行分频。假定图3A所示的短帧各比特的周期为ETU(Elementary Time Unit，基本时间单元)，在本实施例中，由时钟分频器120输出的分频时钟信号DIV_CLK的周期为ETU/4。
在复位之后，计数器140和150响应分频时钟信号DIV_CLK的下降沿而执行计数操作。当计数器140和150的输出RX_IN_CNT3和STATE_CNT2具有指定值时，时钟产生器和解码器部件160产生同步时钟信号ETU_RX_CLK的上升和下降沿。
下表示出响应计数器140和150的输出RX_IN_CNT2和STATE_CNT3而产生同步时钟信号ETU_RX_CLK的条件。
[表1]
  ETU_RX_CLK     RX_IN_CNT3     STATE_CNT2
    [0]     [0]
上升时钟     0     0
    0     1
    1     1
    2     1
    4     1
    5     1
    6     1
下降时钟     0     2
    2     0
    2     2
    3     0
    4     0
    6     0
    7     0
例如，当3比特计数器140的输出RX_IN_CNT3为1，并且2比特计数器150的输出STATE_CNT2为1时，设置同步时钟信号ETU_RX_CLK的上升沿。当3比特计数器140的输出RX_IN_CNT3为2，并且2比特计数器150的输出STATE_CNT2为2时，设置同步时钟信号ETU_RX_CLK的下降沿。
图4的复位控制器170响应来自时钟产生器和解码器部件160的同步时钟信号ETU_RX_CLK的下降沿而激活复位信号RST。2比特计数器150通过复位信号RST的激活而复位。当来自RF部件110的数据信号RF_IN从高电平变至低电平时，对3比特计数器140复位。当重复上述操作时，产生0.11MHz频率的同步时钟信号ETU_RX_CLK。
同时，时钟产生器和解码器部件160响应计数器140和150的输出RX_IN_CNT3和STATE_CNT2而产生解码数据信号RX_IN。
下表示出响应计数器140和150的输出RX_IN_CNT3和STATE_CNT2而产生解码数据信号RX_IN的条件。
[表2]
  RF_IN  RX_IN_CNT3   STATE_CNT2     1ETU
逻辑0     2     2     0111
    4     0 1111
    5     2
    7     2
逻辑1     0     2 1101
    3     0
    7     0
数据信号RF_IN是改进型密勒码，并且当在一个ETU期间其值为‘0111’或‘1111’时表示逻辑‘0’，而当其值为‘1101’时，表示逻辑‘1’。例如，当计数器140的输出RX_IN_CNT3为‘0’并且计数器150的输出STATE_CNT2为‘2’时，部件160输出高电平的解码数据信号RX_IN。当计数器140的输出RX_IN_CNT3为‘4’并且计数器150的输出STATE_CNT2为‘0’时，部件160输出低电平的解码数据信号RX_IN。根据该条件，接收数据RF_IN“1111011101111101”转换成解码数据RF_IN“0001”。
一种用于检测表示一帧结束的结束比特E的方法如下所述。部件160响应来自计数器140和150的输出RX_IN_CNT3和STATE_CNT2而产生帧结束信号END_OF_RX。下表示出响应计数器140和150的输出信号值RX_IN_CNT3和STATE_CNT2而产生帧结束信号END_OF_RX的条件。
[表3]
  RX_IN     RX_IN_CNT3     STATE_CNT2
  END_OF_RX     6     0
    7     0
从表3可以理解，当3比特计数器140的输出值RX_IN_CNT3为6或7，并且2比特计数器150的输出STATE_CNT2为0时，时钟产生器和解码器部件160激活高电平的帧结束信号END_OF_RX。
以这种方式，本发明能够通过产生0.11MHz的同步时钟信号ETU_RX_CLK和解码数据信号RX_IN来接收适于ISO/IEC 14443类型A协议的数据。
虽然本发明是使用106kbps的比特速率来描述的，但是本发明可以支持各种比特速率。图6是图4的时钟分频器120的示例实施例。参照图6，时钟分频器120包括多个分频器(或分频单元)121-127和比特速率选择器128。分频器121-127串联在输入端120a与输出端120b之间。各分频器121-127对接收信号的频率除以2。比特速率选择器128选择来自分频器121-127的分频时钟信号ETUD2-ETUD64之一作为输出DIV_CLK。
根据ISO/IEC 14443标准，时钟信号RF_CLK的频率为13.56MHz。为了支持106kbps的比特速率，来自分频器125的时钟信号ETUD4用作提供给2比特和3比特计数器140和150以及时钟产生器和解码器部件160的时钟信号DIV_CLK。例如，为了支持212kbps的比特速率，来自分频器124的时钟信号ETUD8用作提供给2比特和3比特计数器140和150以及时钟产生器和解码器部件160的时钟信号DIV_CLK。因此，本发明的时钟产生和数据恢复电路可以支持3.2Mbps的比特速率。
如前所述，当IC卡接近读卡器(终端)时，从读卡器传输到IC卡的RF信号的停顿周期的占空比发生变化。该停顿周期根据读卡器与IC卡之间的距离、与天线的阻抗匹配或者RF信号强度而是可变的。只有当停顿周期的占空比设为如图2所示的Min～Max范围内的特定值，图4所示的无接触型IC卡的时钟产生和数据恢复电路才在正常条件下工作。当停顿周期的占空比超出Min～Max范围时，电路100将恢复不出准确码。这样的原因是计数器150仅可工作于将分辨率限于单位周期的25％的2比特计数。
图7示出根据本发明另一实施例的无接触型IC卡的时钟产生和码恢复电路的功能结构。
参照图7，除了计数器240可工作于4比特计数同时计数器250可工作于3比特计数之外，时钟产生和数据恢复电路200类似于图4所示的电路100。对计数器250复位的信号是从时钟产生和解码电路260提供的。
当数据信号RF_IN处于高电平时，4比特计数器240与由时钟分频器220分频的时钟信号DIV_CLK的上升和下降沿同步，并且产生输出RX_IN_CNT4。当数据信号RF_IN处于低电平时，对4比特计数器240复位。来自4比特计数器240的输出RX_IN_CNT4从‘0000’顺序变至‘1111’(从0到15)。3比特计数器250响应从时钟产生和解码电路260提供的清除信号CLEAR而复位。3比特计数器250与由时钟分频器220分频的时钟信号DIV_CLK的上升和下降沿同步，并且产生输出STATE_CNT3。来自3比特计数器250的输出STATE_CNT3从‘000’顺序变至‘111’(从0到7)。
时钟产生和解码电路260响应输出RX_IN_CNT4和STATE_CNT3而产生同步时钟信号ETU_RX_CLK，并且产生解码数据信号RX_IN，帧终止信号END_OF_RX和清除信号CLEAR。
图8示出接收短帧信号以用于初始化通信条件的电路200的定时操作。
参照图7和8，计数器240和电路260在从读卡器(未示出)接收短帧之前由系统复位信号SYS_RST复位。计数器250也由来自时钟产生和解码电路260的清除信号CLEAR复位，这使得计数器240和250的初始输出变为零。同时，RF部件210输出高电平的数据信号RF_IN。如果将第一比特S引入到RF部件210，则从其产生的数据信号RF_IN从高电平变至低电平。从此时开始，时钟分频器220开始分频操作。从时钟分频器220提供的分频时钟信号DIV_CLK的循环时间为1/4ETU。
处于复位状态的计数器240和250在分频时钟信号DIV_CLK的每一上升和下降沿执行上计数操作。时钟产生和解码电路260接收来自计数器240和250的输出，然后当输出变为预定特定值时，设置同步时钟信号ETU_RX_CLK的上升和下降沿。根据计数器240和250的输出从电路260产生的同步时钟信号ETU_RX_CLK的模式概括在下表4中。
                              表4
 ETU_RX_CLK           RX_IN_CNT4  STATE_CNT3     十六进制码
  [3]   [2]   [1]   [0]   [2]   [1]   [0]   RX_IN_CNT4[3:0]11STATE_CNT3[2:0]
  上升时钟   0   0   0   0   0   1   0     02
  0   0   0   1   0   0   1     11
  0   1   0   0   0   1   1     43
  1   0   0   0   0   1   0     82
  1   1   0   0   0   1   0     C2
  下升时钟   0   0   0   0   0   0   0     00
  0   0   0   1   1   0   0     14
  0   0   0   1   1   0   1     15
  0   0   0   1   1   1   0     16
    0     0     0     1     1     1     1     17
    0     1     0     0     1     0     0     44
    0     1     0     0     1     1     0     46
    0     1     0     1     0     0     1     51
    0     1     1     0     0     0     1     61
    1     0     0     0     1     1     1     87
    1     0     0     1     0     0     1     91
    1     0     1     0     0     0     1     A1
    1     1     0     0     1     1     0     C6
    1     1     0     1     0     0     1     D1
    1     1     1     0     0     0     1     E1
例如，如果计数器240的输出RX_IN_CNT4为1并且计数器250的输出STATE_CNT3为1，则设置同步时钟信号ETU_RX_CLK的上升沿。如果计数器240的输出RX_IN_CNT4为4并且计数器250的输出STATE_CNT3为4，则设置同步时钟信号ETU_RX_CLK的下降沿。从而，它产生数据速率为106Kbps的同步时钟信号ETU_RX_CLK。
由计数器240和250的输出值组合组成的同步时钟信号ETU_RX_CLK可以通过在时钟产生和解码电路260中形成的逻辑组合电路来产生。
时钟产生和解码电路260响应同步时钟信号ETU_RX_CLK的下降沿，根据计数器240和250的输出RX_IN_CNT4和STATE_CNT3，产生数据信号RX_IN。
当在1ETU期间计数输出为0111或1111时，作为改进型密勒码的数据信号RF_IN在逻辑上为0。表5概括在同步时钟信号ETU_RX_CLK的下降沿根据计数器140和150的输出将解码数据信号RX_IN在逻辑上设为1的情况。当计数器240和250的输出与表5所示不同时，数据信号RX_IN在逻辑上设为0。
                                表5
信号和RF_IN电平           RX_IN_CNT4          STATE_CNT3     十六进制码
  [3]   [2]   [1]   [0]   [2]   [1]   [0]   RX_IN_CNT4[3:0]11STATE_CNT3[2:0]
RX_IN逻辑1  1101(1ETU)   0   0   0   0   0   1   1     03
  0   0   0   0   1   0   0     04
  0   0   0   0   1   0   1     05
  0   0   0   0   1   1   0     06
  0   0   0   1   1   0   0     14
  0   0   0   1   1   0   1     15
  0   0   0   1   1   1   0     16
  0   0   0   1   1   1   1     17
例如，如图8所示，如果在同步时钟信号ETU_RX_CLK的下降沿，计数器240的输出RX_IN_CNT4为0并且计数器250的输出STATE_CNT3为3，则时钟产生和解码电路260输出逻辑1的数据信号RX_IN。如果在同步时钟信号ETU_RX_CLK的下降沿，计数器240的输出RX_IN_CNT4为0并且计数器250的输出STATE_CNT3为3，则时钟产生和解码电路260输出逻辑0的数据信号RX_IN。通过这种方式，“0111 1101 1101 1111 0111 1101”的数据信号RF_IN转换成“011001”的解码数据信号RX_IN。二进制“011001”对应于十进制“26”。
下表6示出用于产生清除信号CLEAR以对计数器250复位的时钟产生和解码电路260中的码方案。
                                     表6
  CLEAR         RX_IN_CNT4       STATE_CNT3     十六进制码
  [3]   [2]   [1]   [0]   [2]   [1]   [0]   RX_IN_CNT4[3:0]11STATE_CNT3[2:0]
  未清除   0   0   0   0   0   0   0     00
  x   x   x   x   x   x   x     其他情况
  清除   0   0   0   0   0   0   0     01
  0   0   0   1   1   0   0     14
  0   0   0   1   1   0   1     15
  0   0   0   1   1   1   0     16
  0   0   0   1   1   1   1     17
    0     1     0     0     1     0     0     44
    0     1     0     0     1     1     0     46
    0     1     0     1     0     0     1     51
    0     1     1     0     0     0     1     61
    1     0     0     0     1     1     1     87
    1     0     0     1     0     0     1     91
    1     0     1     0     0     0     1     A1
    1     1     0     0     1     1     0     C6
    1     1     0     1     0     0     1     D1
    1     1     1     0     0     0     1     E1
如表6所示，计数器250由来自计数器240和250的输出的逻辑组合复位。
用于标识表示帧终止的结束比特E的码方案如下所述。时钟产生和解码电路260根据计数器240和250的输出产生结束信号END_OF_RX，如下表7所示。
                              表7
    信号和RF_IN电平            RX_IN_CNT4       STATE_CNT3     十六进制码
   [3]    [2]    [1]    [0]    [2]    [1]    [0]   RX_IN_CNT4[3:0]11STATE_CNT3[2:0]
    END_OF_RX11111111(2ETU)     1     1     0     1     1     1     0     D6
    1     1     1     1     0     0     1     F1
    1     1     1     1     1     0     1     F5
当计数器240和250的输出的逻辑组合如图7所示来表示时，时钟产生和解码电路260激活帧结束信号END_OF_RX至高电平。
根据上述本发明实施例，时钟产生和数据恢复电路200产生0.11MHz的同步时钟信号ETU_RX_CLK和解码数据信号RX_IN，这就使得可以接收能适用于ISO/IEC 14443 A类型协议的数据。
当数据速率为106Kbps并且在时钟信号RF_CLK的32循环期间出现1比特数据时，1比特数据的停顿周期为8时钟循环。如果停顿周期在六到十一时钟循环的范围内，则图4所示的电路100可以恢复准确信号。当6～11时钟循环对应于1.764～3.234μs的时候，时钟信号RF_CLK的停顿周期在实际工作条件下大致为0.294～4.704μs。无接触型IC卡的时钟产生和数据恢复电路200具有4比特计数器的计数器240和3比特计数器的计数器250，以跟踪停顿周期的变化。电路200允许停顿周期在0.884～4.129μs的范围内变化。这允许停顿周期对于212Kbps的数据速率处于0.589～2.604μs内或者对于424Kbps处于0.294～0.884μs内。
如上所述，无接触型IC卡根据可适用于ISO/IEC 14443 A类型协议的从读卡器接收的RF信号产生同步时钟信号，并且对接收数据信号进行解码。而且，即使当RF信号的停顿周期在预定范围内变化时，也可以获得准确的解码结果。
尽管本发明是参照其优选实施例来具体描述的，但本领域的技术人员应该理解，在不脱离由所附权利要求限定的本发明的精神和范围的情况下，可以对其进行形式和细节的各种修改。

Claims (19)

1.一种用于无接触型集成电路装置中的时钟信号产生和数据解码装置，包括：
接收器，用于接收具有停顿周期的射频(RF)信号；
分频器，用于对接收RF信号进行分频以提供分频信号；
第一计数器，用于在接收RF信号的各非停顿周期对分频信号的周期进行计数；
第二计数器，用于对分频信号的周期进行计数；以及
解码器，用于响应第一和第二计数器的输出，产生同步时钟信号和解码数据信号。
2.如权利要求1所述的装置，其中，第一计数器在RF信号的停顿周期内复位。
3.如权利要求1所述的装置，其中，第二计数器在同步时钟信号的下降沿复位。
4.如权利要求1所述的装置，其中，RF信号基于ISO-14443类型A接口。
5.如权利要求4所述的装置，其中，解码器还响应第一和第二计数器的输出而产生表示接收帧结束的信号。
6.一种用于无接触型集成电路卡中的数据恢复装置，包括：
接收器，用于接收具有停顿周期的RF信号，并且从接收RF信号中提取数据和时钟信号；
分频器，用于对时钟信号进行分频以产生分频时钟信号；
第一计数器，用于在数据信号的各非停顿周期对分频时钟信号的周期进行计数；
第二计数器，用于对分频时钟信号的周期进行计数；以及
解码器，用于响应第一和第二计数器的输出，产生同步时钟信号和解码数据信号。
7.如权利要求6所述的装置，其中，第一计数器在数据信号的停顿周期的开始复位。
8.如权利要求7所述的装置，其中，第一计数器是3比特计数器。
9.如权利要求6所述的装置，其中，第二计数器响应同步时钟信号而复位。
10.如权利要求9所述的装置，其中，第二计数器在同步时钟信号的下降沿复位。
11.如权利要求9所述的装置，其中，第二计数器是2比特计数器。
12.如权利要求10所述的装置，其中，第二计数器的输出在‘0’与‘2’之间顺序变化。
13.如权利要求7所述的装置，其中，第一计数器是4比特计数器。
14.如权利要求13所述的装置，其中，第二计数器由第一和第二计数器输出的组合复位。
15.如权利要求14所述的装置，其中，第二计数器是3比特计数器。
16.如权利要求12和15之一所述的装置，其中，RF信号基于ISO-14443A类型接口。
17.如权利要求16所述的装置，其中，解码器还响应第一和第二计数器的输出，产生表示接收帧结束的信号。
18.如权利要求6所述的装置，还包括或门，用于接收对卡复位的复位信号和数据信号，其中，第一计数器由或门的输出复位。
19.如权利要求6所述的装置，其中，分频器包括：
多个分频单元，串联在输入端与输出端之间，其中，输入端从接收器接收时钟信号，并且各分频单元以N(N是整数)对输入信号进行分频；以及
选择器，用于响应外部选择信号而选择分频单元的输出之一作为分频时钟信号。
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