CN104242950A - 低速bpsk信号的同步解码器 - Google Patents
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Abstract
本发明公开了一种低速BPSK信号的同步解码器，包括：一二相相移键控BPSK信号电平长度计数器，用于计二相相移键控BPSK信号电平长度，检测第一个相位上的180度突变，产生并输出相位跳变标志信号；一数据编码周期计数器，与所述二相相移键控BPSK信号电平长度计数器相连接，按数据编码周期计数，输出计数值；一数据解码电路，与所述数据编码周期计数器相连接，根据该数据编码周期计数器输出的计数值，在数据解码周期内的一个固定时间，采样接收的二相相移键控BPSK信号的相位，并利用该相位信息进行解码。本发明在对抗相位转换时，能改善模拟电路产生的波形畸变。
Description
技术领域
本发明涉及一种低速BPSK（Binary Phase Shift Keying二相相移键控）信号的同步解码器。
背景技术
BPSK编码波形一般如图1所示，首先发帧头波形，帧头波形如图1中的a到c间的波形所示。其中b到c段的波形与a到b段的波形在b点有一个相位上的180度突变。图1中数据编码周期为4个BPSK信号波形，帧头波形只有2个数据编码周期长，但实际上帧头可以有许多个数据编码周期长，并且期间一定有相位上的180度突变。帧头的一个作用是为了确定相位所对应的编码值，比如可以规定180度突变后的一个数据编码周期长的波形（图1中b到c段波形）为比特0，而它之前的一个数据编码周期长的波形（图1中a到b段波形）为比特1。这样，之后的比特周期内的波形就可按此解码，如图1中的c到d段，它与180度突变后的一个数据编码周期长的波形相同，所以代表数据0；如图1中的b到c段和c到d段，它与180度突变后的一个数据编码周期长的波形的相位相反，所以代表数据1。
发明内容
本发明要解决的技术问题是提供一种低速BPSK信号的同步解码器，在对抗相位转换时，能改善模拟电路产生的波形畸变。
为解决上述技术问题，本发明的低速BPSK信号的同步解码器，包括：
一BPSK信号电平长度计数器，用于计BPSK信号电平长度，检测第一个相位上的180度突变，产生并输出相位跳变标志信号；
一数据编码周期计数器，与所述BPSK信号电平长度计数器相连接，按数据编码周期计数，输出计数值；
一数据解码电路，与所述数据编码周期计数器相连接，根据该数据编码周期计数器输出的计数值，在数据解码周期内的一个固定时间，采样接收的二相相移键控BPSK信号的相位，并利用该相位信息进行解码。
本发明通过检测BPSK信号中第一个保持将近1个周期长度的相位作为相位变化的边沿，并以此为开始，按数据编解码周期计数，在周期内的一个固定时间采样接收到的副载波BPSK信号相位，并利用该相位信息进行解码。
本发明通过采样的方法来判断信号相位是否改变，而采样点取在相位突变之后的某点，由于模拟解调电路在相位突变时解调信号会有畸变，而一般的解调方式都是在相位突变时来判断BPSK信号相位是否发生突变的，这样就会受模拟解调电路畸变的干扰；而本发明用采样的方法避开了突变时刻，而是在它之后去判断信号相位是否经历过突变，从而避免受模拟解调电路畸变的干扰。
本发明整体结构简单，实现方便。
附图说明
下面结合附图与具体实施方式对本发明作进一步详细的说明：
图1是BPSK信号波形示意图；
图2是所述低速BPSK信号的同步解码器的结构框图。
具体实施方式
参见图2所示，所述低速BPSK信号的同步解码器，包括：一BPSK信号电平长度计数器，一编码时间长度计时器，一数据解码电路。其中，低速是指数据速率小于BPSK信号频率，同步指的是解码电路用的时钟信号与接收到的BPSK信号是同源时钟产生的。
所述同步解码器有2个输入信号，分别是：1、与产生接收到的BPSK信号的时钟同源时钟产生的时钟信号clk；2、BPSK信号dec_din。有1个输出信号，解码数据dec_dout。
所述BPSK信号电平长度计数器，计BPSK信号dec_din的有效电平内的时钟信号clk个数，得到BPSK信号dec_din电平长度；其中，有效电平是指编码中第一个相位翻转发生时的电平；当BPSK信号dec_din不是有效电平时清0；当计数到设定参数THD时，输出相位跳变标志信号chg_det信号，该设定参数THD是大于待检测BPSK信号的一个周期内的有效电平段能计到的时钟信号clk个数，小于等于该时钟信号clk个数的2倍。通过计BPSK信号电平长度，来检测第一个相位上的180度突变。其中，检测的电平是高电平还是低电平取决于数据编码中第一个相位翻转发生时的电平。如图1所示的编码波形，就计BPSK信号的高电平长度，在低电平时清0；这样，当计数值等于2倍的一个编码周期内BPSK信号的高电平段能计到的时钟信号clk个数时，就输出相位跳变标志信号chg_det。考虑到实际应用中引入接收到的BPSK信号的一些偏差因素，用设定参数THD来代替2倍的一个编码周期内BPSK信号的高电平段能计到的时钟信号clk个数，所以设定参数THD的调整范围是一个编码周期内BPSK信号的高电平段能计到的时钟信号clk个数到这个时钟信号clk个数的2倍。
所述数据编码周期计数器，计数周期T为数据编码周期内所含时钟信号clk的个数。当检测到所述BPSK信号电平长度计数器输出的相位跳变标志信号chg_det后，计数值清0，之后就一直以T为周期计数。
所述数据解码电路，当计数值等于设定参数值SAMP_NUM时，采样BPSK信号dec_din；由于2个相差180度相位的编码波形在周期内的固定时间点的值正好相反，所以可以利用这一点，并且结合第一个跳变代表的编码值是事先确定好的这一点，得到解码值，即解码数据dec_dout。
如图1所示，在每个数据编码周期内固定的f,g,h时刻，它们的采样值分别是0,0,1，由于第一个跳变代表的编码值是事先确定好的，那么如果第一个采样值与事先确定好的第一个跳变代表的编码值相同，那么后续的解码数据就是采样值，否则解码数据就是采样值取反后的值，即如果编码规则约定好第一个跳变表示0，那么解码数据就是0，1；如果编码规则约定好第一个跳变表示1，那么解码数据就是1，0。
以上通过具体实施方式对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
Claims (6)
1.一种低速二相相移键控BPSK信号的同步解码器，其特征在于，包括：
一二相相移键控BPSK信号电平长度计数器，用于计二相相移键控BPSK信号电平长度，检测第一个相位上的180度突变，产生并输出相位跳变标志信号；
一数据编码周期计数器，与所述二相相移键控BPSK信号电平长度计数器相连接，按数据编码周期计数，输出计数值；
一数据解码电路，与所述数据编码周期计数器相连接，根据该数据编码周期计数器输出的计数值，在数据解码周期内的一个固定时间，采样接收的二相相移键控BPSK信号的相位，并利用该相位信息进行解码。
2.如权利要求1所述的同步解码器，其特征在于：所述二相相移键控BPSK信号电平长度计数器，计二相相移键控BPSK信号的有效电平内的时钟信号个数；其中，有效电平是指数据编码中第一个相位翻转发生时的电平，当二相相移键控BPSK信号不是有效电平时清0，当计数到设定参数THD时，输出相位跳变标志信号信号。
3.如权利要求2所述的同步解码器，其特征在于：所述设定参数THD是大于待检测二相相移键控BPSK信号的一个周期内的有效电平段能计到的时钟信号个数，小于等于该时钟信号个数的2倍。
4.如权利要求1所述的同步解码器，其特征在于：所述数据编码周期计数器，在所述二相相移键控BPSK信号电平长度计数器输出的相位跳变标志信号有效时清0，然后一直以T为周期计数，输出计数值信号；其中，T为数据编码周期内含有的时钟信号个数。
5.如权利要求1所述的同步解码器，其特征在于：所述解码逻辑电路，检测所述数据编码周期计数器输出的计数值；当计数值计到设定参数值时，采样所述二相相移键控BPSK信号；如果第一个采样值与事先确定好的第一个跳变代表的编码值相同，那么后续输出的解码数据就是该采样值，否则后续输出的解码数据就是该采样值取反后的值。
6.如权利要求1所述的同步解码器，其特征在于：所述低速是指数据速率小于BPSK信号频率，所述同步是指解码电路用的时钟信号与接收到的二相相移键控BPSK信号是同源时钟产生的。
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| TWI554036B (zh) * | 2014-12-27 | 2016-10-11 | 群聯電子股份有限公司 | 資料取樣電路模組、資料取樣方法及記憶體儲存裝置 |
| CN112468423A (zh) * | 2021-02-04 | 2021-03-09 | 北京紫光青藤微系统有限公司 | 信号解码方法、装置、电子设备及存储介质 |
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