CN105262489A - 一种用于差分曼彻斯特解码的延时电路及方法 - Google Patents

Abstract

本发明适用于无线通信技术领域，提供了一种用于差分曼彻斯特解码的延时电路及方法，所述电路包括：鉴沿单元，用于通过高频时钟CLK对差分曼彻斯特码元采样，判定上升沿和下降沿；周期计数单元，用于通过第一计数器、第二计数器分别统计相邻高电平的数据周期和低电平的数据周期；时钟获取单元，用于当所述高电平的数据周期和所述低电平的数据周期的比值等于设定周期比例时，获得当前数据周期T，并以设定延时周期3/4T对所述当前原始恢复时钟进行延时，获得最终恢复时钟，本发明，实现了根据传输的差分曼彻斯特码元速率进行自适应3/4信号周期延时，电路过程简单，可在可编程器件CPLD、FPGA或集成电路上实现，能很好的满足无线通信中差分曼彻斯特解码的要求。

Description

一种用于差分曼彻斯特解码的延时电路及方法

技术领域

本发明属于无线通信技术领域，尤其涉及一种用于差分曼彻斯特解码的延时电路及方法。

背景技术

在现有差分曼彻斯特解码电路中，经常需要用到1/2或3/4周期延时电路，用于解码电路中的时钟恢复模块，屏蔽时钟恢复电路产生的多余时钟脉冲，如图1示出了3/4T延时应用电路场景，其中，波形a为原始数据码元；波形b为差分曼彻斯特码元；c为对波形b进行上升沿鉴沿和下降沿鉴沿后获得的波形(也即原始恢复时钟)；d为在f的下降沿延时3/4T后获得的波形；e为d的反向波形；f为c和d相与后获得的波形，f为最终差分曼彻斯特解码的恢复时钟。

在现有时钟恢复电路中，关键步骤是获取3/4T的延时：差分曼彻斯特码编码规则为在一个周期T的正中即1/2T处产生一个跳沿，可以为上升沿也可以示下降沿，前后两个沿相同则表示数据0；前后两个沿不同则表示数据1。如图1中c为对波形b进行上升沿鉴沿和下降沿鉴沿后获得的波形，观察波形c可以发现，当数据为1时，一个周期对应一个沿；当数据为0时，一个周期内有两个沿即波形c中的c`，两个沿时间间隔在1/2T，去掉多余的一个沿，就能获得恢复时钟f，因为多余的沿和前一个有效沿之间相差1/2T，则在前一个有效沿后产生3/4T的屏蔽脉冲，就可以安全屏蔽多余的沿c`。

差分曼彻斯特码经过无线传输，信号周期在一定范围内偏差，即周期T在不停变化，为了获得稳定的恢复时钟，差分曼彻斯特解码电路需要根据变化的波形自适应获取码元周期T。

发明内容

本发明实施例提供了一种用于差分曼彻斯特解码的延时电路及方法，旨在解决现有技术差分曼彻斯特码经过无线传输，信号周期在一定范围内偏差，即周期T在不停变化，不能获得稳定的恢复时钟的问题。

一方面，提供一种用于差分曼彻斯特解码的延时电路，包括：

鉴沿单元，用于通过高频时钟CLK对差分曼彻斯特码元采样，判定上升沿和下降沿；

周期计数单元，用于通过第一计数器、第二计数器分别统计高电平的数据周期和低电平的数据周期；

时钟获取单元，用于当所述高电平的数据周期和所述低电平的数据周期的比值等于设定周期比例时，获得当前数据周期T，并以设定延时周期对所述原始恢复时钟进行延时，获得最终恢复时钟。

进一步地，所述周期计数单元包括：

第一计数模块，用于在上升沿时开启第一计数器，在下降沿时关闭第一计数器，并统计第一计数器的值作为高电平的数据周期T1；

第二计数模块，用于在下降沿时开启第二计数器，在上升沿时关闭第二计数器，并统计第二计数器的值作为低电平的数据周期T2。

进一步地，所述设定周期比例为1:2或2:1，其中，当T1：T2＝1:2或T1：T2＝2:1时，获得当前数据周期T＝max(T1,T2)。

进一步地，所述设定延时周期具体为：

1/2T＝min(T1,T2)；

3/4T＝min(T1,T2)+{1’b0,min(T1,T2)[x-1:1]}，x为第一计数器和第二计数器的计数比特位，b为二进制。

另一方面，提供一种用于差分曼彻斯特解码的延时方法，包括：

通过高频时钟CLK对差分曼彻斯特码元采样，判定上升沿和下降沿；

通过第一计数器、第二计数器分别统计高电平的数据周期和低电平的数据周期；

当所述高电平的数据周期和所述低电平的数据周期的比值等于设定周期比例时，获得当前数据周期T，并以设定延时周期对所述当前数据周期T进行延时，获得恢复时钟。

进一步地，所述第一计数器、第二计数器分别统计高电平的数据周期和低电平的数据周期具体：

在上升沿时开启第一计数器，在下降沿时关闭第一计数器，并统计第一计数器的值作为高电平的数据周期T1；

在下降沿时开启第二计数器，在上升沿时关闭第二计数器，并统计第二计数器的值作为低电平的数据周期T2。

进一步地，所述设定周期比例为1:2或2:1，其中，当T1：T2＝1:2或T1：T2＝2:1时，获得当前数据周期T＝max(T1,T2)。

进一步地，所述设定延时周期T具体为：

1/2T＝min(T1,T2)；

3/4T＝min(T1,T2)+{1’b0,min(T1,T2)[x-1:1]}，x为第一计数器和第二计数器的计数比特位，b为二进制。

在本发明实施例，鉴沿单元，用于通过高频时钟CLK对差分曼彻斯特码元采样，判定上升沿和下降沿；周期计数单元，用于第一计数器、第二计数器分别统计高电平的数据周期和低电平的数据周期；时钟获取单元，用于当所述高电平的数据周期和所述低电平的数据周期的比值等于设定周期比例时，获得当前数据周期T，并以设定延时周期对所述原始恢复时钟进行延时，获得最终恢复时钟，本发明，实现了根据传输的差分曼彻斯特码元进行自适应3/4或1/2信号周期延时，电路过程简单，可在可编程器件CPLD、FPGA或集成电路上实现，能很好的满足无线通信中差分曼彻斯特解码的要求。

附图说明

图1是本发明背景技术提供的差分曼彻斯特解码电路波形示意图；

图2是本发明实施例一提供的用于差分曼彻斯特解码的延时电路的结构示意图；

图3是本发明实施例二提供的用于差分曼彻斯特解码的延时方法的实现流程图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

以下结合具体实施例对本发明的实现进行详细描述：

实施例一

图2示出了本发明实施例一提供的用于差分曼彻斯特解码的延时电路的具体结构框图，为了便于说明，仅示出了与本发明实施例相关的部分。在本实施例中，该电路包括：鉴沿单元、周期计数单元、和时钟获取单元。所述周期计数单元包括第一计数模块和第二计数模块。

其中，鉴沿单元，用于通过高频时钟CLK对差分曼彻斯特码元采样，判定上升沿和下降沿；

周期计数单元，用于通过第一计数器、第二计数器分别统计高电平的数据周期和低电平的数据周期；

进一步地，所述周期计数单元包括：

第一计数模块，用于在上升沿时开启第一计数器，在下降沿时关闭第一计数器，并统计第一计数器的值作为高电平的数据周期T1；

第二计数模块，用于在下降沿时开启第二计数器，在上升沿时关闭第二计数器，并统计第二计数器的值作为电平的数据周期T2。

如图1示出了3/4T延时应用电路场景，从波形b可得出，当数据从0变为1或从1变为0时，相邻的高电平周期T1和低电平周期T2存在1:2或2:1的关系。进一步地，即当相邻的高电平周期和低电平周期满足1:2或2:1关系时，则当前数据周期T即为max(T1,T2)。当T1：T2＝1:2或T1：T2＝2:1时，获得当前数据周期T＝max(T1,T2)。

时钟获取单元，用于当所述高电平的数据周期和所述低电平的数据周期的比值等于设定周期比例时，获得当前数据周期T，并以设定延时周期3/4T或1/2T对所述原始恢复时钟进行延时，获得最终恢复时钟。

其中，所述设定延时周期可以为1/2、3/4当前数据周期T，具体的，

1/2T＝min(T1,T2)；

3/4T＝min(T1,T2)+{1’b0,min(T1,T2)[x-1:1]}，x为第一计数器和第二计数器的计数比特位，b为二进制。

本实施例，通过对接收到的差分曼彻斯特码进行鉴沿、计数统计处理，可以稳定获取信号的原始周期，进而获得差分曼彻斯特解码所需要的精确延时，实现了在每一次数据从1变为0和从0变为1时都能自适应获取数据周期一次，电路过程简单，可在可编程器件CPLD、FPGA或集成电路上实现，能很好的满足无线通信中差分曼彻斯特解码的要求。

实施例二

图3示出了本发明实施例二提供的用于差分曼彻斯特解码的延时方法的实现流程，详述如下：

在步骤S301中，通过高频时钟CLK对差分曼彻斯特码元采样，判定上升沿和下降沿。

在步骤S302中，通过第一计数器、第二计数器分别统计高电平的数据周期和低电平的数据周期。

在本实施例中，第一计数器统计高电平的数据周期，第二计数器统计低电平的数据周期，具体的，在上升沿时开启第一计数器，在下降沿时关闭第一计数器，并统计第一计数器的值作为高电平的数据周期T1；在下降沿时开启第二计数器，在上升沿时关闭第二计数器，并统计第二计数器的值作为低电平的数据周期T2。

如图1示出了3/4T延时应用电路场景，从波形b可得出，当数据从0变为1或从1变为0时，相邻的高电平周期T1和低电平周期T2存在1:2或2:1的关系。进一步地，即当相邻的高电平周期和低电平周期满足1:2或2:1关系时，则当前数据周期T即为max(T1,T2)。当T1：T2＝1:2或T1：T2＝2:1时，获得当前数据周期T＝max(T1,T2)。

在步骤S303中，当所述高电平的数据周期和所述低电平的数据周期的比值等于设定周期比例时，获得当前数据周期T，并以设定延时周期3/4T或1/2T对所述原始恢复时钟进行延时，获得最终恢复时钟。

在本实施例中，所述设定延时周期可以为1/2、3/4当前数据周期T，具体的，

1/2T＝min(T1,T2)；

3/4T＝min(T1,T2)+{1’b0,min(T1,T2)[x-1:1]}，x为第一计数器和第二计数器的计数比特位，b为二进制。

本实施例，通过对接收到的差分曼彻斯特码进行鉴沿、计数统计处理，可以稳定获取信号的原始周期，进而获得差分曼彻斯特解码所需要的精确延时，实现了在每一次数据从1变为0和从0变为1时都能自适应获取数据周期一次，电路过程简单，可在可编程器件CPLD、FPGA或集成电路上实现，能很好的满足无线通信中差分曼彻斯特解码的要求。

本发明实施例提供的用于差分曼彻斯特解码的延时方法应用于在前述对应的电路实施例一中，详情参见上述实施例一的描述，在此不再赘述。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

以上所述仅为本发明的实施方式，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims (8)

1.一种用于差分曼彻斯特解码的延时电路，其特征在于，包括：

鉴沿单元，用于通过高频时钟CLK对差分曼彻斯特码元采样，判定上升沿和下降沿；

周期计数单元，用于通过第一计数器、第二计数器分别统计相邻高电平的数据周期和低电平的数据周期；

时钟获取单元，用于当所述高电平的数据周期和所述低电平的数据周期的比值等于设定周期比例时，获得当前数据周期T，并以设定延时周期对所述原始恢复时钟进行延时，获得最终恢复时钟。

2.根据权利要求1所述用于差分曼彻斯特解码的延时电路，其特征在于，所述周期计数单元包括：

第一计数模块，用于在上升沿时开启第一计数器，在下降沿时关闭第一计数器，并统计第一计数器的值作为高电平的数据周期T1；

第二计数模块，用于在下降沿时开启第二计数器，在上升沿时关闭第二计数器，并统计第二计数器的值作为低电平的数据周期T2。

3.根据权利要求2所述用于差分曼彻斯特解码的延时电路，其特征在于，所述设定周期比例为1:2或2:1，其中，当T1：T2＝1:2或T1：T2＝2:1时，获得当前数据周期T＝max(T1,T2)。

4.根据权利要求3所述用于差分曼彻斯特解码的延时电路，其特征在于，所述设定延时周期具体为：

1/2T＝min(T1,T2)；

3/4T＝min(T1,T2)+{1’b0,min(T1,T2)[x-1:1]}，x为第一计数器和第二计数器的计数比特位，b为二进制。

5.一种用于差分曼彻斯特解码的延时方法，其特征在于，所述方法包括：

通过高频时钟CLK对差分曼彻斯特码元采样，判定上升沿和下降沿；

通过第一计数器、第二计数器分别统计相邻高电平的数据周期和低电平的数据周期；

当所述高电平的数据周期和所述低电平的数据周期的比值等于设定周期比例时，获得当前数据周期T，并以设定延时周期对所述原始恢复时钟进行延时，获得恢复时钟。

6.根据权利要求5所述用于差分曼彻斯特解码的延时方法，其特征在于，所述通过第一计数器、第二计数器分别统计相邻高电平的数据周期和低电平的数据周期具体：

在上升沿时开启第一计数器，在下降沿时关闭第一计数器，并统计第一计数器的值作为高电平的数据周期T1；

在下降沿时开启第二计数器，在上升沿时关闭第二计数器，并统计第二计数器的值作为低电平的数据周期T2。

7.根据权利要求6所述用于差分曼彻斯特解码的延时方法，其特征在于，所述设定周期比例为1:2或2:1，其中，当T1：T2＝1:2或T1：T2＝2:1时，获得当前数据周期T＝max(T1,T2)。

8.根据权利要求7所述用于差分曼彻斯特解码的延时方法，其特征在于，所述设定延时周期T具体为：

1/2T＝min(T1,T2)；

3/4T＝min(T1,T2)+{1’b0,min(T1,T2)[x-1:1]}，x为第一计数器和第二计数器的计数比特位，b为二进制。