CN103580687B - 一种超高速数字可配置分频器 - Google Patents

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Abstract

一种超高速数字可配置分频器，所述数字可配置分频器包括N个级联的可配置分频器基本单元、一与所述第N个可配置分频器基本单元相连的或门OR1及一与所述或门OR1相连的触发器DFF0，所述超高速数字可配置分频器为N比特可配置分频器，其分频数在2N~2N范围内可配置，其中，N大于1且为整数。本发明数字可配置分频器的分频比在2N~2N范围内可配置，其速度几乎不随N的增加而增加。

Description

一种超高速数字可配置分频器
技术领域
本发明涉及数字分频器，具体涉及一种超高速数字可配置分频器。
背景技术
分频器是数字电路设计的基本模块，在数字电路设计中应用十分广泛。在数字电路设计中，在时钟多时钟系统中经常会用数字计数分频器来产生子时钟，另外在锁相环倍频电路中的反馈时钟也是由分频器产生。
分频器将高频时钟信号转换为低频时钟信号输出，包括固定分频器和可配置分频器（可编程分频）。在系统时钟较高的电路中如果分频比不是太大，可以采用移位计数分频器实现。移位计数分频的优点是速度可以做到很高。缺点是只能适用于固定的分频比，其次随着分频比的增加资源开销随着增加。例如设计一分频比为80的分频器就需要位宽为80比特的移位计数器，这显然是不可接受的。移位计数分频器还有一致命弱点，就是在没有恢复电路的情况下，稳定性不好，不具备可恢复性。如果该分频器在系统时钟电路中受到干扰，电路瞬间跑飞，那么系统时钟就丢失了，只能对系统进行复位处理。显然在实际的电路设计中是不能接受的。
在分频比较大分频器电路中通常采用计数分频器。计数分频器的优点是资源消耗不会随分频比增加有太大的变化，同时它属于可恢复类型。缺点是电路速度很难做高，尤其在可配置分频器中。其原因在于：计数器中包含了加法器，加法器的进位链延时较大，因此计数分频器的速度随分频比提高而迅速下降。在一些高速设计中用到了预分频电路，但是预分频电路一般都是固定的，不利于分频比的配置。一些分频比达到220或更高分频比的高速可配置分频器，对分频器的设计提出了新的挑战。
发明内容
鉴于以上内容，有必要提供一种超高速数字可配置分频器。
一种数字可配置分频器，所述数字可配置分频器包括N个级联的可配置分频器基本单元、一与所述第N个可配置分频器基本单元相连的或门OR0及一与所述或门OR0相连的触发器DFF0，所述超高速数字可配置分频器为N比特可配置分频器，其分频数在2N~2N范围内可配置，其中，N大于1且为整数。
相对现有技术，本发明数字可配置分频器的分频比在2N~2N范围内可配置，其速度几乎不随N的增加而增加，且电路资源开销小，相比于现有技术中的分频器在N值很大的时候优势明显，故适用于频率高和N值大的特殊应用中。
附图说明
图1为本发明数字可配置分频器较佳实施方式的基本单元逻辑电路。
图2为N比特的数字可配置分频器。
具体实施方式
图1中：FEQ_I是前一级判断计数值与分频比是否相等的信号。CI是串行计数器前一级的进位标志信号。HEQ_I是前一级判断计数值与分频比值一半是否相等的信号。SET为分频计数器的置位端。FC是分频比值其中的一位。CK为高频时钟。CLR为分频计数器的清零端。HC是分频比值一半其中的一位。FEQ_O是当前判断计数值与分频比是否相等的信号输出。CO是当前计数的进位标志输出。HEQ_O是当前判断计数值与分频比值一半是否相等的信号。
图2中：CELL1-CELLN为图1中的基本单元。DIVN为分频比。CLK为高频时钟。DIVOUT为高速分频器的输出。
基本单元电路见图1。基本单元包括一第一触发器DFF1、一第二触发器DFF2、一第三触发器DFF3、一第四触发器DFF4、一第一同或门NXOR1、一第二同或门NXOR2、一第一与门AND1、一第二与门AND2和一第三与门AND3。触发器到触发器之间的组合逻辑不超过2逻辑门。这样分频器的高速设计成为可能。
所述第一触发器DFF1的反向输出端QN与数据输入端D相连，所述第一触发器DFF1的始能端E与信号CI相连，所述第一触发器DFF1的置位端S与信号SET相连，所述第一触发器DFF1的清零端C与信号CLR相连；所述第一同或门NXOR1的两输入端分别与所述第一触发器DFF1的正向输出端Q及信号FC相连；所述第一与门AND1的两输入端分别与所述第一同或门NXOR1的输出端及信号FEQ_I相连；所述第二同或门NXOR2的两输入端分别与所述第一触发器DFF1的正向输出端Q及信号HC相连；所述第二与门AND2的两输入端分别与所述第二同或门NXOR2的输出端及信号HEQ_I相连；所述第二触发器DFF2的数据输入端D与所述第一与门AND1的输出端相连，所述第二触发器DFF2的正向输出端Q与信号FEQ_O相连；所述第三触发器DFF3的数据输入端D与所述第一触发器DFF1的正向输出端Q相连；所述第四触发器DFF4的数据输入端D与所述第二与门AND2的输出端相连，所述第四触发器DFF4的正向输出端Q与信号HEQ_O相连；所述第三与门AND3的两输入端分别与第一触发器DFF1的反向输出端QN及第三触发器DFF3的正向输出端Q相连，所述第三与门AND3的输出端与信号CO相连。
N比特分频器电路结构见图2，N比特分频器由基本单元CELL1-CELLN、OR0和DFF0组成。CELL1的FEQ_I、HEQ_I和CI端都接高电平。第I（1<I≤N）个基本单元的FEQ_I、HEQ_I和CI分别和第I-1基本单元的FEQ_O、HEQ_O和CO相连。第I（1≤I<N）个基本单元的FEQ_O、HEQ_O和CO分别和第I+1基本单元的FEQ_I、HEQ_I和CI相连。每个基本单元的CLR或SET连接到第N个基本单元的FEQ_O。第I（1≤I≤N）个基本单元的FC端与DIVN[I]相连。第I（1≤I<N）个基本单元的HC端与DIVN[I-1]相连。第N个基本单元的HC端接低电平。OR0的输入端分别连接到第N个基本单元的FEQ_O和HEQ_O。DFF0的E端和OR0的输出相连。DFF0的D端与DFF0的QN端相连。从图2中连接关系可以看出用基本单元组合出来的分频器的触发器到触发器之间的组合逻辑也是不超过2逻辑门。这个特性并不会随N的增大而增加，所以这种高速的分频器速度几乎不受N值大小的影响。
基本单元中DFF1为计数器单元，当CI为高电平时进行一次取反操作，即加一。NXOR1和AND1共同完成计数值与分频比的比较。其中NXOR1当目标分频比值FC和计数器值DFF1的Q端相等时输出高电平。判断计数器值和目标分频比的相等的条件是计数器的每一位都和对应的分频比相等。FEQ_I为高时则上一级计数器的值和分频比相等。AND1输出高电平表示上一级和当前一级计数器和分频比相等。DFF2将判断逻辑链分开，避免在高速设计下判断逻辑成为关键路径。整个分频器由多个基本单元组成，当第N级FEQ_O为高时则认为计数器和DIVN相等。NXOR2和AND2的功能是判断计数器值和DIVN/2是否相等。其原理和判断计数器值和DIVN相等一样。DFF4将判断逻辑链分开，避免在高速设计下判断逻辑成为关键路径。DFF3和AND3从逻辑上讲是是判断DFF1的Q端信号的下降沿，但从功能上讲则是计数器的进位信号。
图2中OR0和DFF0完成对CLK的分频。当CELLN的FEQ_O为高电平时分频计数器的值和DIVN相等。当CELLN的HEQ_O为高电平时分频计数器的值和DIVN/2相等。从功能上分析DIVOUT在计数器值等于DIVN或DIVN/2时发生翻转。CELLN的FEQ_O会连接到每个基本单元的CLR或SET。当CELLN的FEQ_O为高电平时就需要对分频进行置位操作。N比特的分频器，那么就应置位为N。
由基本单元和N比特的分频器可以看出触发器和触发器之间的组合逻辑很少，延时自然就会很小。这是分频器能工作在高频下的前提，这也是该分频器设计的核心。

Claims (1)

1.一种数字可配置分频器，其特征在于：所述数字可配置分频器包括N个级联的可配置分频器基本单元、一与所述第N个可配置分频器基本单元相连的或门OR0及一与所述或门OR0相连的触发器DFF0，所述数字可配置分频器为N比特可配置分频器，其分频数在2N~2N范围内可配置，其中，N大于1且为整数；
第一个基本单元的FEQ_I端、HEQ_I端和CI端都接高电平；
第I个基本单元的FEQ_I端、HEQ_I端和CI端分别和第I-1基本单元的FEQ_O端、HEQ_O端和CO端相连，其中，1<I≤N；
第I个基本单元的FEQ_O端、HEQ_O端和CO端分别和第I+1基本单元的FEQ_I端、HEQ_I端和CI端相连，其中，1≤I<N；
每个基本单元的CLR端或SET端连接到第N个基本单元的FEQ_O端；
第I个基本单元的FC端与分频比DIVN[I]相连，其中，1≤I<N；
第I个基本单元的HC端与分频比DIVN[I-1]相连，其中，1≤I<N；
第N个基本单元的HC端接低电平；
或门OR0的输入端分别连接到第N个基本单元的FEQ_O端和HEQ_O端，触发器DFF0的E端和或门OR0的输出端相连，触发器DFF0的D端与触发器DFF0的QN端相连，触发器DFF0的Q端与数字可配置分频器的输出端DIVOUT相连；
所述可配置分频器基本单元包括一第一触发器DFF1、一第二触发器DFF2、一第三触发器DFF3、一第四触发器DFF4、一第一同或门NXOR1、一第二同或门NXOR2、一第一与门AND1、一第二与门AND2和一第三与门AND3；
所述第一触发器DFF1的反向输出端QN与数据输入端D相连，所述第一触发器DFF1的始能端E与CI端相连，所述第一触发器DFF1的置位端S与SET端相连，所述第一触发器DFF1的清零端C与CLR端相连；所述第一同或门NXOR1的两输入端分别与所述第一触发器DFF1的正向输出端Q及FC端相连；所述第一与门AND1的两输入端分别与所述第一同或门NXOR1的输出端及FEQ_I端相连；所述第二同或门NXOR2的两输入端分别与所述第一触发器DFF1的正向输出端Q及HC端相连；所述第二与门AND2的两输入端分别与所述第二同或门NXOR2的输出端及HEQ_I端相连；所述第二触发器DFF2的数据输入端D与所述第一与门AND1的输出端相连，所述第二触发器DFF2的正向输出端Q与FEQ_O端相连；所述第三触发器DFF3的数据输入端D与所述第一触发器DFF1的正向输出端Q相连；所述第四触发器DFF4的数据输入端D与所述第二与门AND2的输出端相连，所述第四触发器DFF4的正向输出端Q与HEQ_O端相连；所述第三与门AND3的两输入端分别与第一触发器DFF1的反向输出端QN及第三触发器DFF3的正向输出端Q相连，所述第三与门AND3的输出端与CO端相连；
所述CI端是前一级的进位标志信号的接收端；
所述FC端用于接收分频比值其中的一位；
所述FEQ_I端用于接收前一级判断计数值与分频比是否相等的信号；
所述HC端用于接收分频比值一半其中的一位；
所述HEQ_I端用于接收前一级判断计数值与分频比值一半是否相等的信号；
所述FEQ_O端用于输出当前判断计数值与分频比是否相等的信号；
所述HEQ_O端用于输出当前判断计数值与分频比值一半是否相等的信号；
所述CO端是当前计数的进位标志信号的输出端；
所述SET端用于接收置位信号；
所述CLR端用于接收清零信号。
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