CN105162457B - 高速分频器及使用高速分频器的锁相环路 - Google Patents

Abstract

本发明涉及高速分频器及使用高速分频器的锁相环路。一种分频器(200)包括最低有效LS级(220)、多个经级联除法器级(230‑1到230‑N)及输出级(210)。所述LS级(220)接收输入信号(201)、程序位及第一模式信号，且产生第一经分频信号及输出模式信号。所述多个除法器级(230‑1到230‑N)中的每一者将紧邻的前一级的输出的频率除以由对应程序位及对应模式信号指定的值。所述多个除法器级中的第一除法器级(230‑1)经耦合以接收所述第一经分频信号且产生所述第一模式信号。所述输出级(210)接收所述输出模式信号及控制信号，且在所述控制信号处于1逻辑电平的情况下通过将所述输出模式信号的频率除以2来产生输出信号(299)。否则，所述输出级在不分频的情况下转发所述输出模式信号。

Description

高速分频器及使用高速分频器的锁相环路

本申请是申请日为2011年8月9日，申请号为“201180036257.7”，而发明名称为“高速分频器及使用高速分频器的锁相环路”的申请的分案申请。

技术领域

本发明一般来说涉及电子电路，且更特定来说涉及一种高速分频器及一种使用所述高速分频器的锁相环路。

背景技术

分频器是对输入信号的频率进行分频的电路，且提供具有低于所述输入信号的频率的输出信号。分频器借以对输入信号的频率进行分频的分频因数可为固定的，或可经由对应程序信号(静态地或动态地)编程。分频器的输入及输出信号的频率范围通常决定所述分频器的操作‘速度’。一般来说，分频器的输入及/或输出信号的最大频率越高，所述分频器的‘速度’越高。因此，举例来说，能够以在千兆赫兹范围中的输入及/或输出信号操作的分频器可被视为高速分频器。

通常使用锁相环路(PLL)电路来产生与输入参考信号同步的输出信号。输出信号通常经设计以具有等于输入参考信号的所要倍数的频率。另外，输出信号理想地与输入参考信号锁相。可将由PLL产生之信号(例如，时钟信号)提供到各种外部电路(例如，处理器)，如所属领域的技术人员所众所周知。

本发明的数个实施例针对高速分频器及使用此些高速分频器的锁相环路。

发明内容

一种分频器包括最低有效(LS)级、多个经级联除法器级及输出级。所述LS级经耦合以接收输入信号、第一程序位及第一模式信号，且产生第一经分频信号及输出模式信号。所述第一模式信号与所述第一程序位组合指定将由所述LS级使用的分频模式。所述多个除法器级中的每一者将紧邻的前一级的输出的频率除以由对应程序位及对应模式信号指定的值。所述多个除法器级中的第一除法器级经耦合以接收所述第一经分频信号且产生所述第一模式信号。所述输出级经耦合以接收所述输出模式信号及控制信号，且在所述控制信号处于一个逻辑电平的情况下通过将所述输出模式信号的频率除以2来产生输出信号。否则，所述输出除法器级在不分频的情况下转发所述输出模式信号。

附图说明

下文出于说明性目的参照附图描述实例性实施例，附图中：

图1是其中可实施数个实施例的实例性环境的框图；

图2是分频器的框图；

图3是图解说明分频器中使用的除2/3级的实施方案细节的框图；

图4A到4C是图解说明一实施例中的分频器中使用的除2/3级的一些节点处的实例性波形的图示；

图5是图解说明分频器中使用的除2/3/4级的实施方案细节的图示；

图6A到6B是图解说明分频器中使用的除2/3/4级的节点处的实例性波形的图示；

图7是图解说明分频器中使用的输出级的实施方案细节的图示；

图8是图解说明分频器中使用的输出级的一些节点处的实例性波形的图示；

图9是图解说明当将使用的分频因数动态地改变时将控制输入提供到分频器的对应级的方式的图示；及

图10是分频器中使用的程序块的图示。

具体实施方式

1.实例性环境

图1是图解说明其中可实施数个实施例的实例性环境的框图；展示图1的锁相环路(PLL)100含有分频器110、160及170、相位-频率鉴别器(PFD)120、环路滤波器140、电压控制的振荡器150以及控制块180。仅以说明的方式展示图1的组件及块。其它锁相环路实施方案可含有更多或更少的组件/块。此外，本发明的实施例也可用于其它环境中或用作其它系统或组件的部分。锁相环路PLL 100在路径101上接收频率F1的输入信号，且在路径199上产生频率F2的输出信号。比率F2/F1可被指定为到PLL 100的输入(例如，经由路径181)。

控制块180接收指定分别为信号199及101的频率F2及F1的比率F2/F1的值(在路径181上)。路径181上的值可(举例来说)由处理器(未展示)产生。作为响应，控制块180计算分频因数N、M及Q的值，且在相应路径111、161及171上提供分频因数。或者，控制块180可经由路径181接收单独的值(A、B及C)，且基于相应值A、B及C计算因数N、M及Q的值。当PLL 100在操作中时，控制块180可动态地改变因数N、M及Q中的一者或一者以上的值。

除法器110接收输入信号101，且将信号101的频率除以因数N，且在路径112上提供经分频信号。PFD 120比较除法器160的信号112与输出162之间的相位差，且在路径124上产生与所述相位差成比例的误差信号。环路滤波器140提供对误差信号124的低通滤波，且在路径145上产生经滤波信号。电压控制振荡器(VCO)150在路径157上产生周期性信号(例如，正弦波或方波)，所述周期性信号的频率由信号145的强度决定。除法器170将信号157的频率除以因数Q，且在路径199上提供经分频信号作为PLL100的输出。

除法器160将信号157的频率除以因数M，且在路径162上将经分频信号提供到PFD120。除法器160在路径161上接收指定将用于对信号157的频率进行分频以产生信号162的分频因数(M)的值的编程输入。

PLL 100可实施为全数字PLL，其中组件110、120、140、150、160及170中的每一者实施为数字组件。在此种实施方案中，VCO 150可实施为数字控制的振荡器(DCO)。在其它实施方案中，图1的组件中的一者或一者以上可实施为模拟或混合信号组件/块。除法器110、160及170的分频因数N、M及Q可分别经由对应输入来编程，如上所述。在一实施例中，PLL 100经实施以在宽广范围内(即，从非常低的频率到非常高的频率(例如，大约2千兆赫兹))提供(输出信号199的)频率。可对应地需要实施除法器110、160及170中的一者或一者以上以适应此些高频率。此外，所述除法器可需要支持其它需求，例如低抖动，从一个分频比率到另一分频比率的无缝转变(动态改变)以提供无闪信号(glitch free)输出等。

2.分频器

图2是一实施例中的分频器的框图。展示分频器200含有T/D级210、分频器级(级)220及230-1到230-N、反相器225-1到225-N以及程序块260。图1的分频器110、160及170中的任一者可实施为分频器200。

当分频器160实施为分频器200时，路径157及162上的信号分别对应于图2的信号201(INPUT)及299(OUTPUT)。信号201(INPUT)及299(OUTPUT)在本文中也分别称作第一输入信号及第一输出信号。在路径251(M)(其对应于图1的路径161)上接收需要分频器200借以对201(INPUT)的频率进行分频以产生299(OUTPUT)的分频因数M。在一实施例中，M可为大于或等于2的任何整数。级220及230-1到230-N经设计以将201(INPUT)的频率除以因数P。如果M为偶数，那么P等于M/2，且如果M为奇数，那么等于(M-1)/2。M[0]是指M的二进制表示的最低有效位(LSB)，其中M[1]、M[2]等是指M的较高阶位。类似地，P[0]是指P的二进制表示的LSB，其中P[1]、P[2]等是指P的较高阶位。级210执行(由级220及230-1到230-N提供的输出的)最终的除2运算或不执行分频以产生299(OUTPUT)。

级220(最低有效级)将在路径201上接收的输入信号的频率除以为2、3及4中的一者的分频因数(即，除2、除3及除4)，且在路径221上提供经分频输出(第一经分频信号)。除2、除3及除4运算可被视为对应分频模式。可在除法器200的操作的整个持续时间应用所述分频因数中的任一者。或者，所述因数中的一者可用于一些时间间隔，而其它因数用于一些其它间隔中，如关于图5更详细地描述。输出221的逻辑电平由反相器225-1反相，且作为输入提供到下一(较高)级230-1。级220将输入信号201除以其以产生信号221的特定因数取决于程序位(第一程序位)的值及信号EN-MOD-EXTEND(经由路径242提供)、信号299(OUTPUT)，且取决于在路径239-1上接收的“模式”信号(第一输入模式信号)的值。

级220在路径229上产生模式信号(输出模式信号/Modout[0])。级220还接收输出299作为输入。此种耦合(级220的输出作为输入中的一者提供到级210，且反之亦然)使得能够最小化任一对触发器FF3、FF4及FF5(或在级220外部的触发器以及触发器FF3、FF4及FF5中之任一者)之间的逻辑元件的数目，且从而产生高速操作以及分频器200的电力消耗及实施面积的减小。

输出221的逻辑电平由反相器225-1反相，且作为输入提供到下一(较高)级230-1.6。以类似方式在其它级230-1到230-N-1(图2中未展示230-N-1)之间采用反相器225-2到225-N(图2中仅展示225-2及225-N)。反相器225-1到225-N的使用确保输入模式信号239-1到239-N在级220的FF3(展示于图5中)的下降缘上双态切换。因此，防止“与”门540(其产生Modout[0])导致Modout[0]上的闪信号。

级230-1将作为输入接收的信号226的频率除以为因数2及3中的一者的分频因数，且在路径231上提供经分频输出。将输入信号226的频率除以其的特定因数(2或3)取决于在路径234-1上提供的输入的值以及在路径232上作为另一输入接收的模式信号的值。级230-1在路径239-1上产生模式信号(MODOUT[1])。

级230-2(图2中未展示级230-2)到230-N中的每一者以类似方式接收对应输入，将对应输入的频率除以因数2或3，且产生对应的经分频输出信号。级230-2到230-N中的每一者从紧邻的下一(较高)级接收模式信号(分别MODIN[1]到MODIN[N])。级230-2到230-N中的每一者产生作为输入提供到紧邻的前一(较低)级的对应模式信号(分别MODOUT[1]到MODOUT[N])。展示级230-N经由反相器225-N接收输入信号236且在路径238上接收对应模式信号(MODIN[N])。级230-1到230-N在本文中称作较高级，且以顺序/级联方式连接。级230-1到230-N在本文中也称作‘除2/3’级。基于要求或设计分频器200提供的除以的最大值(也称作分频因数M)而确定除2/3级的总数目‘N’。

T/D级210(在本文中也称作输出级)接收Modout[0](229)(第一输出模式信号)作为输入。T/D级210操作以将信号229的频率除以因数2，或仅将信号229延迟作为时钟输入接收的信号201(INPUT)的一个循环，且在路径299(OUTPUT)上产生输出信号(第一输出信号)。信号201(INPUT)为提供到分频器200且将通过所要数字分频以产生除法器200的输出信号299(OUTPUT)的输入信号。经由输入243、242及234-1到234-N来指定或控制将201(INPUT)除以其以产生299(OUTPUT)的数字或值。

程序块260在路径251(M)上接收除以的值(M)及输出信号299(OUTPUT)。所述除以的值表示分频器200需要应用于信号201(INPUT)上以产生信号299(OUTPUT)的分频因数(M)。响应于接收M，程序块260产生对应程序值(程序位)及选择信号。程序块260分别经由路径242及234-1到234-N将相应程序位提供到块220及230-1到230-N中的相应者，且经由路径243将选择位提供到块210。程序块260以实现分频因数之间的无缝切换的方式在相应路径242、243及234-1到234-N上提供(或转发)值，如在以下部分中所描述。程序值经产生以使得块210、220及230-1(且因此分频器200)能够产生具有等于输入信号210(INPUT)的频率的1/M的频率的输出信号299(OUTPUT)。

将在分频器200中实施的级的数目取决于分频器200经设计以适应的分频因数(M)的最大值。对于最大分频因数M-max，需要实施一个T/D级(210)、一个除2/3/4级(220)及‘X’个除2/3级。X的值如下所述来确定：

对于M-max＝7(即，对于从1到7的M值)，X＝0；

对于M-max＝15，X＝1；

对于M-max＝31，X＝2；且

对于M-max＝63，X＝3。

一般来说，对于M＝1、2及3，X＝0。对于M-max的较高值，通过以下关系来确定X的值：

2^(q-1)<＝M-max<(2^q)，X＝(q-3)；

其中q是任何正整数且^表示‘求幂’运算。

响应于分频因数‘M’的值的改变(从当前值到新值)，程序块260操作以在路径242、243及234-1到234-N上产生对应的新程序值。在一实施例中，程序块260经实施以确保以使得防止分频器200的内部信号中的一者或一者以上中(且因此在信号299(OUTPUT)上)的闪信号及其它不期望效应发生的方式应用新程序值(其是在路径242、243及234-1到234-N上转发)。信号299中的闪信号是指信号299的非既定(及不期望)逻辑偏移。此些闪信号否则可在当分频器200从提供一个(当前)分频因数切换到新分频因数时的转变周期期间发生。程序块260经实施以确保在不导致闪信号的情况下在一个分频因数到另一分频因数之间切换，如以下部分中更详细地描述。

如上所述，图1的除法器110、160及170中的每一者可实施为图2的分频器200，其中除法器110、160及170分别接收分频因数N、M及Q，所述分频因数N、M及Q又由控制块180基于对应除法因数A、B及C而产生。组合参照图1及2，在PLL 100的支持扩散频谱技术的实施例中，M的值在信号229(Modout[0])的边缘处改变(改变任何整数值)。M的改变关于值B(即，大于以及小于值B的值)而变化。类似地，因数N及Q也可在信号229的边缘处改变。N的改变关于值A而变化。

在所述实施例中，Q的值可在PLL 100的通电时从高于C的值缓慢地(举例来说，逐步地)减小到值C。分频因数Q从高于C的值到值C的此种缓慢减小确保使用299(OUTPUT)作为输入时钟或输入信号的装置或组件所消耗的电流不突然从0增加到最终值，而是缓慢地增加，从而放松对用以给所述装置或组件供电的电源的要求。因数N、M及Q可各自为大于或等于2的正整数。接下来详细描述图1的块。

3.除2/3级

图3是图解说明一实施例中的除2/3级的实施方案细节的框图。展示除2/3级300含有“或非”门310、触发器320(FF1)、“与”门330及360、“或”门340、“非”门345以及触发器350(FF2)。图2的级230-1到230-N中的每一者实施为级300，且级300[k]因此一般是指此些级中的任一者，其中级300[1]到300[N]分别是指级230-1(第一除法器级)到230-N。对应地，还表示级300[k]的输入及输出包含指数k，其中k的范围为从1到N。

级300[k]基于程序位P[k](361)及输入模式信号MODIN[k](341)而将输入信号CLKIN[k](301)的频率除以为2(除2)或3(除3)的因数，以产生对应的经分频输出信号CLKOUT[k](232)。取决于级300[k]将执行除2还是除3，信号CLKOUT[k]对于输入信号CLKIN[k]的1个周期处于逻辑高，且对于CLKIN[k]的1或2个周期处于逻辑低。图2的级230-1可被视为由级230-1到230-N形成的多个除2/3级组中的第一除法器级。

级300[k]产生信号MODOUT[k](335)。MODOUT[k]经产生以在除法器200中经启用而为作用的最右级(且也称作最高有效性级)的输出信号CLKOUT的每一循环中对于输入时钟CLKIN[k]的一个周期处于逻辑高。为进行阐释，假设(图2的)级230-N为活动的最右级(即，经启用以操作从而对输入信号201的频率进行分频)且将(图2的)级230-1称作级300[1]，那么MODOUT[1]经产生以在输出信号CLKOUT[N](即，信号237)的每一循环中对于输入信号CLKIN[1](即，信号226)的一个周期处于逻辑高。MODOUT[k]经产生以对于在除法器200中经启用而为作用的最右级的输出信号CLKOUT的周期的剩余部分处于逻辑低。

级300[k]的信号MODOUT[k]连接为前一级300[k-1]的MODIN[k-1]，且给级300[k-1]指定级300[k-1]将以其执行除3运算的时间间隔，只要P[k-1]也准许此除3分频。类似地，级300[k]的MODIN[k]连接为下一较高级(级300[k+1])的MODOUT[k+1]，且给级300[k]指定级300[k]将以其执行除3运算的时间间隔，只要P[k]也准许此除3分频。级300[k]的信号P[k]是从(图3的)程序块260接收的，且具有取决于分频因数M的值。P[k]的逻辑低(或逻辑0)值指定级300[k]将总是执行除2运算。P[k]的逻辑高(或逻辑1)值指定级300[k]将在当MODIN[k]处于逻辑高时的持续时间/间隔中执行除3运算，且在当MODIN[k]处于逻辑低时的持续时间/间隔中执行除2运算。Modout[0](图2的229)的频率等于经启用而为作用的最高有效性级的CLKOUT信号的频率。举例来说，假设M的值使得所有级220、230-1到230-N被启用而为作用/操作的(用于分频)，那么Modout[0]的频率等于信号237(经启用而为作用的最高有效性级230-N的CLKOUT)的频率。

级300[k]的信号CLKIN[k]接收为级300[k-1]的CLKOUT[k-1]的逻辑逆。级300[k]的CLKOUT[k]的逻辑反相提供为级300[k+1]的CLKIN[k+1]。如上文所描述连接的一组级300[k](多个除法器级)称作以级联方式连接。级220与级230-1到230-N的组合也可被视为以级联方式连接。

MODIN-EN[k](启用信号)的逻辑0值停用所述级(级300[k])的MODIN[k]的作用，从而致使级300[k]仅取决于其P输入(P[k])的值而通过2或3进行分频，就像MODIN[k]为逻辑1那样。因此，当MODIN-EN[K]为逻辑0时，如果P[k]为逻辑0那么级300[k]通过2进行分频，且如果P[k]为逻辑1那么通过3进行分频。

MODIN-EN[K]的逻辑1值使得MODIN[k]也能够影响级300[k]所执行的分频。当MODIN-EN[K]为逻辑1时，级300[k]仅当MODIN[k]为逻辑1时通过2或通过3进行分频(取决于P[k]的值，如上所述)。当MODIN[k]为逻辑0(其中MODIN-EN[k]为逻辑1)时，级300[k]通过2进行分频。

如果级300[k]的MODIN-EN[k]为逻辑0，那么不需要所有较高级(级300[k+1]、级300[k+2]等)在操作中且可维持其在复位状态中(即，从操作停用)。在此种情景中，此些级300[k]中的最低者(最低有效者)(其中MODIN-EN[k]＝0)表示最高有效性级，且Modout[0]的频率等于CLKOUT[k]的频率。

组合参照图2及图3，从程序块260接收每一级300[k]的信号MODIN-EN[k]及P[k]。因此，举例来说，将级230-1称作级300[1]，经由路径234-1从程序块260接收(图1的)除2/3块230-1的MODIN-EN[1]及P[1]。信号226对应于CLKIN[1]，信号231对应于CLKOUT[1]，信号232对应于MODIN[1]且信号239-1对应于MODOUT[1]。类似地，将级230-N表示为级300[N]，经由路径234-N从程序块260接收除2/3块230-N的MODIN-EN[N]及P[N]。信号236对应于CLKIN[N]，信号237对应于CLKOUT[N]，信号238对应于MODIN[N]且信号239-N对应于MODOUT[N]。假设所有块220及230-1到230-N被启用(且将操作以用于分频)，230-N表示分频器200的除2/3级的最高者(或最右者)，且MODIN-EN[1]到MODIN-EN[N]中的每一者将被启用(逻辑高)。MODIN[N](一般来说，最高经启用级的MODIN)设定为逻辑高。

CLKIN[k]作为时钟输入提供到正边缘触发式触发器FF1及FF2的时钟端子。“或非”门310对“与”门360的输出369及FF1的Q输出323执行逻辑“或非”运算，且在路径312上提供所述结果作为FF1的D输入。CLKOUT[k]为FF1的Q输出323。反相器345对信号342(MODIN-EN[k])执行逻辑“非”运算且在路径345上提供信号342的反相值。“或”门340在路径343上提供信号341(MODIN[k])及信号345的逻辑“或”结果。“与”门在路径335上提供信号343及323的逻辑“与”结果。信号335提供为FF2的D输入。信号335也提供为输出信号MODOUT[k]。“与”门提供对信号356(FF2的Q输出)及信号361(P[k])的“与”运算的结果。FF1与FF2之间及从在级300[k]内部或外部的任何其它触发器(一般来说，存储器元件)来往于FF1及FF2的信号路径中的组合元件的数目少于除2/3级的现有实施方案，且因此产生相对较高的操作速度以及实施级300[k]所需要的较少电力消耗及面积。

图4A及4B展示图3的电路的一些节点处的实例性波形。图4A展示当提供于节点361上的P[k]的值为逻辑0时图3的级300[k]的节点361、301、341、335及323处的实例性波形。如上所述，P[k]的0值致使级300[k]在除2模式中操作，其中CLKOUT[k]交替地处于逻辑高及逻辑低，如通过比较节点301(CLKIN[k])及323(CLKOUT[k])处的波形可观察到。当P[k]等于0时，信号MODIN[k]不影响分频操作，且级300[k]完全在除2模式中操作。

图4B展示当提供于节点361上的P[k]的值为逻辑1时图3的级300[k]的节点361、301、341、335及323处的实例性波形。当P[k]处于逻辑1时，级300[k]响应于MODIN[k]的逻辑1电平(如箭头410所指示)而在除3模式中操作，且当MODIN[k]为逻辑0(如箭头420所指示)时在除2模式中操作。因此，取决于MODIN[k]的值，CLKOUT[k]交替地对于CLKIN[k]的一个周期处于逻辑高及对于CLKIN[k]的一个或两个周期处于逻辑低。

图4C展示三个经级联级300[1]、300[2]及300[3]的P、CLKIN、MODIN、MODOUT及CLKOUT节点处的波形，所述三个经级联级如图3中所展示而实施。每一级的相应输入及输出如上文关于图3所描述而连接。CLKIN[1]为将对其进行分频的输入时钟，且可从外部源接收。在所述实例中假设将CLKIN[1]除以13(二进制中的1101)。到相应级300[1]、300[2]及300[3]的1、0及1的P输入等于二进制数1101的最低三个有效位(1、0及1)。注意，需要三个级用于整个除13运算，因为每一级自身可通过3进行分频。级300[3]的MODIN[3]设定为逻辑1。

从图4C可观察到CLKOUT[3]的频率为CLKIN[1]的频率的1/13。还可观察到MODOUT[1]在CLKOUT[3]的每一循环中(仅)对于CLKIN[1]的一个周期处于逻辑高(其为最右(最高)级(在所述实例中为级300[3])的CLKOUT)，且否则处于逻辑0。类似地，MODOUT[2]在CLKOUT[3]的每一循环中仅对于CLKIN[2]的一个周期处于逻辑高。从图4C还可观察到，MODOUT[1]也具有为CLKIN[1]的频率的1/13的频率。

4.除2/3/4级

图5是图解说明一实施例中的除2/3/4级的实施方案细节的图示。展示所述图示含有：“或非”门510；触发器520(FF3)、560(FF4)及590(FF5)；“或”门530、550及595；反相器535；及门540、570及580。在(图2的)分频器200中，最低有效级(LS级220)实施为图5的除2/3/4级。级220经设计以基于程序及其它输入信号(如下文所描述)的值而执行除2、除3或除4分频。假设信号242a、242b及242c包括于路径242(图2)中。级220称作最低有效LS级，因为级220接收P的最低有效位。

反相器535提供信号242a(Modin-en[0])的逻辑逆作为输出。“或”门530提供信号239-1(Modin[0](第一模式信号))及信号242a(Modin-en[0])的逻辑逆的逻辑“或”运算作为输出。“与”门540提供“或”门530的输出与FF3的Q输出221(Clkout[0](第一经分频信号))的逻辑“与”作为输出229(Modout[0](输出模式信号))。“或”门550提供“与”门540的输出及FF5的Q输出的逻辑“或”结果作为输出，“或”门550的输出提供为FF4的D输入。“与”门570提供信号242b(程序位P[0])及FF4的Q输出的逻辑“与”作为输出。三输入“与”门580提供信号229、242c(EN-MOD-EXTEND)及(图2的)299(OUTPUT)的逻辑“与”结果作为输出，所述输出提供为FF5的D输入。“或”门595提供FF3及FF5的Q输出的逻辑“或”结果作为输出。“或非”门510提供“或”门595的输出及“与”门570的输出的逻辑“或非”结果作为输出，所述输出提供为FF3的D输入。展示FF3、FF4及FF5中的每一者实施为正边缘触发式触发器，其通过信号201(INPUT)(图1)来计时。然而，在其它实施例中，所述触发器可以不同方式实施。如果M大于4，那么信号242c(EN-MOD-EXTEND)(在本文中也称作第三位)等于分频因数M的二进制表示的最低有效位(M[0])，且如果M小于或等于4，那么等于0。

级220的图5实施方案含有触发器对(由FF3、FF4及FF5形成)之间的信号路径中的最小组合逻辑。此外，触发器对之间的逻辑元件的数目大致相等，以使得计时临界路径能够在长度上较短。因此，图5的实施方案可适应高操作速度，消耗较少电力且实施于较小面积中。此外，级220的设计确保Modout[0]仅对于信号201(INPUT)的一个周期处于逻辑高，从而使得Modout[0]可用作T/D级210中的触发器的D输入。一个级的CLKOUT与另一级的CLKIN之间的反相器的使用(如图2中所展示)确保所有MODIN信号在FF3的下降缘上双态切换(图5的520)。因此，可无闪信号地再现信号Modout[0]。

Modin-en[0]的逻辑0值停用级220上的Modin[0]的作用，从而致使级220就像Modin[0]为逻辑1那样操作。

Modin-en[0]的逻辑1值使得Modin[0]也能够影响级220所执行的分频。

如果级220的Modin-en[0]为逻辑0，那么不需要所有较高级(级230-1到230-N)在操作中且可维持其在复位状态中(即，从操作停用)。在此种情景中，级220表示最高有效性级，且Modout[0]的频率等于Clkout[0]的频率。

通过以下逻辑来描述图5的除法器220执行信号201(INPUT)的除2、除3或除4分频的操作：当信号Modin[0](239-1)等于0(逻辑低)时，除法器220执行除2，且信号221(Clkout[0])交替地处于逻辑高及逻辑低。当信号Modin[0]等于1(逻辑高)时且如果M[1]等于0，那么除法器220在信号299(OUTPUT)的交替半周期中执行除2及除3。当信号Modin[0]等于1时且如果M[1]等于1，那么除法器220在信号299(OUTPUT)的交替半周期中执行除3及除4。

作为一实例，如果M等于13，那么P(即，(M-1)/2等于6(二进制中的110)，且M[1](也等于P[0])为偶数。因此，当信号Modin[0]处于逻辑高时，除法器220在信号299(OUTPUT)的交替半周期中执行除2及除3。另一方面，如果当M等于15时，P等于7(二进制中的111)，且M[1](也等于P[0])为奇数。因此，当信号Modin[0]处于逻辑高时，除法器220在信号299(OUTPUT)的交替半周期中执行除3及除4。需要除4运算以适应分频因数M的其中P[0]等于1的那些值(例如，M＝11，M＝15，M＝19)。当M[1]为奇数时，信号221(Clkout[0])的交替半循环需要对于201(INPUT)的X个循环处于逻辑高，且对于201(INPUT)的接下来X+1个循环处于逻辑低，其中X等于(M-1)/2。举例来说，对于31的分频因数M(其中T/D级210提供最终的除2)，信号221(Clkout[0])的交替半循环需要对于201(INPUT)的15个循环处于逻辑高，且对于201(INPUT)的接下来16个循环处于逻辑低。

除法器220经设计以使得条件(Modin[0]＝1)在信号299(OUTPUT)的每个半周期中仅对于信号201(INPUT)的一个周期发生。组合参照图5及图2，信号229(Modout[0])作为输入提供到(图2的)T/D级210，其将信号229除以2或在不进一步分频的情况下提供信号229，但具有等于201(INPUT)的一个循环的延迟。

图6A及6B展示图5的电路的一些节点处的实例性波形。图6A展示当M[1]＝0，即，M/2比率为偶数(P位的值与M[1]相同)时(图5的)除法器220的节点242b(P[0])、201(INPUT)、239-1(Modin[0])、229(Modout[0])及221(Clkout[0])处的实例性波形。可观察到信号221(Clkout[0])具有为信号201(INPUT)的一半的频率，且在当239-1(Modin[0])为0时的间隔中交替地处于逻辑高及逻辑低。然而，紧接在Modin[0]的逻辑1到逻辑0转变之后，信号221(Clkout[0])在Modin[0]的每个交替循环对于201(INPUT)的两个循环处于逻辑0。为进行阐释，221(Clkout[0])在由箭头610a表示的实例中仅对于201(INPUT)的一个循环处于逻辑0，但在由箭头610b指示的下一实例中对于201(INPUT)的两个循环处于逻辑0，且此图案重复，如当Modin[0]处于逻辑1(或从逻辑1到逻辑0的转变)时从图6A中的其它实例处的Clkout[0]的值可观察到。因此，除法器220针对Modin[0]的逻辑高值交替地通过2及3进行分频(在Modin[0]的交替循环)。除法器220在所有其它时间通过2进行分频。

图6B展示当M[1]＝1，即，M/2比率为奇数(P[0]位的值与M[1]相同)时图5的级220的节点242a(P[0])、201(INPUT)、239-1(Modin[0])、229(Modout[0])及221(Clkout[0])处的实例性波形。可观察到信号221(Clkout[0])具有为信号201(INPUT)的一半的频率，且在当239-1(Modin[0])为0时的间隔中交替地处于逻辑高及逻辑低。然而，紧接在Modin[0]的逻辑1到逻辑0转变之后，信号221(Clkout[0])对于201(INPUT)的2及3个循环交替地处于逻辑0(即，Modin[0]的每个交替逻辑高到逻辑低转变)。为进行阐释，221(Clkout[0])在由箭头620a表示的实例中对于201(INPUT)的三个循环处于逻辑0，但在由箭头620b指示的下一实例中对于201(INPUT)的两个循环处于逻辑0，且此图案重复，如当Modin[0]处于逻辑1(或从逻辑1到逻辑0的转变)时从图6B中的其它实例处的Clkout[0]的值可观察到。因此，除法器220对应于Modin[0]的逻辑高值交替地通过3及4进行分频(在Modin[0]的交替循环)。除法器220在所有其它时间通过2进行分频。

Clkout[0]的逻辑0电平的额外“延伸”由信号M0(其为分频因数M的LSB)及299(OUTPUT)的特定半循环(如由信号299指示)控制。此些延伸紧接在Modin[0]从逻辑高到逻辑低的对应(交替)转变之后产生，如可从图6A及6B观察到。

5.双态切换/延迟级

图7是图解说明一实施例中的T/D级210的实施方案细节的图示。展示T/D(双态切换/延迟)级210(也称作输出级)含有多路复用器(MUX)710及720、触发器730(FF6)以及反相器740。

MUX 710接收信号229(Modout[0])作为选择信号，且基于信号229的值而提供信号299(OUTPUT)及741中的一者作为输出712。在图7中，假设信号229的逻辑高值选择741作为输出712，且信号229的逻辑低选择信号299作为输出712。MUX 720接收信号243(图2)作为选择信号，且基于信号243的值而提供信号712及229中的一者作为输出723。信号723提供为触发器730(FF6)的D输入。FF6的Q输出提供为分频器200的输出299(OUTPUT)。信号229作为一个输入提供到MUX 710。在路径741上提供由反相器740产生的信号299的反相值。展示FF6实施为正边缘触发式触发器，且接收201(INPUT)作为其时钟输入。

由于FF6以信号201(INPUT)作为其时钟信号而操作，因此从电力供应(用以给分频器200供电，未展示)传送到输出299(OUTPUT)的电力供应抖动的程度远比在FF6接收最高经启用级的CLKOUT作为其输入时钟信号的情况下小。此外，输入201与输出299之间的延迟(等待时间)远比其中FF6(或一般来说T/D级210)接收最高经启用级的CLKOUT作为其输入时钟信号的实施方案小。

在操作中，对于小于4的分频因数M，选择输入(或模式位)243将T/D级210设定于‘延迟’模式中，其中信号243等于0且MUX 720提供信号229作为输出723。在‘延迟’模式中，T/D级210(特定来说，FF6)在等于201(INPUT)的一个循环(周期)的延迟之后转发信号229(Modin[0])作为299(OUTPUT)。对于大于或等于4的分频因数M，选择输入243将T/D级210设定于‘双态切换’模式中，其中信号243等于逻辑1，且MUX 720提供信号712作为输出723。在‘双态切换’模式中，当在Modout(0)上感测到逻辑高时(在图8中展示为在Modout(0)的高到低转变处感测到)，FF6的Q输出(即，信号229(OUTPUT))从其当前状态双态切换(即，如果当前处于逻辑低那么切换到逻辑高，且反之亦然)。信号229(OUTPUT)具有相等高及低持续时间，除M的奇数值外。当M为奇数时，299(OUTPUT)的高与低时间之间存在一个201(INPUT)周期的差。举例而言，对72的M值，信号299(OUTPUT)对于201(INPUT)的36个循环处于逻辑高，且对于201(INPUT)的36个循环处于逻辑低。对73的M值，信号299(OUTPUT)对于201(INPUT)的36个循环处于逻辑高，且对于201(INPUT)的37个循环处于逻辑低。信号229在经启用以在分频器200中操作的最高级的每个循环CLKOUT中对于信号201(INPUT)的一个周期的持续时间处于逻辑高。

图8是图解说明信号201、242c、229及299的实例性波形的图示。假设在图8的实例中分频因数M大于4且为奇数。可观察到信号299(OUTPUT)具有比逻辑高的一个额外逻辑低持续时间，因为242c(EN-MOD-EXTEND)为1(奇数)。此外，由于假设M大于4，因此T/D级210在‘双态切换’模式中操作，如上文所描述。

分频器200经设计以无缝地从一个分频因数切换到另一分频因数，即，分频器200的输出(299)经启用以在不展现任何闪信号的情况下从一个频率切换到另一(所要新)频率。另外，此种无缝切换(一般来说，无闪信号操作)可需要确保输出(299)在从一个频率切换到另一频率的实例处或附近不展现错误分频(非既定时间周期)，也不会针对任何时间长度消隐。一般来说，无缝切换可需要完成输出299的当前循环及在输出299中无任何间隙或闪信号的情况下开始对应于所要新频率的新循环。此种能力使得分频器200的分频因数M能够在不导致上述不期望效应中的一者或一者以上的情况下动态地改变。程序块260经实施以支持此种无缝切换。另外，程序块260还在路径242、243及234-1到234-N上产生程序值。接下来描述程序块260在一实施例中操作以产生上述输入的方式。

6.程序块

(图2的)程序块260在路径251(M)上接收分频因数M且在路径242、243及234-1到234-N上提供程序值。响应于分频因数M的接收，程序块260解码M以产生P输入(将提供到级220的P[0]、将分别提供到级230-1到230-N的P[1]到P[N])、级启用信号(将提供到级220的Modin-en[0]、将分别提供到级230-1到230-N的MODIN-EN[1]到MODIN-EN[N])、T/D模式(信号234)及EN-MOD-EXTEND。仅在遇到‘对准条件’时通过程序块260经如此产生的信号应用(或提供)到分频器200的对应元件，如下文所描述。然而，首先，下文描述产生以上程序输入(或程序位)的方式。在以下描述中，逻辑0(或低)对应于0，且逻辑1(或高)对应于1。

P输入的产生：

如果分频因数M等于2，那么P等于0，且T/D模式设定为延迟模式。因此，程序块260产生P[1]到P[N]作为逻辑0，且T/D模式位(243)也作为逻辑0。

如果M大于2且M为偶数，那么程序块260产生等于M/2的值‘P’，其中P[0]、P[1]到P[N]表示‘P’的二进制表示的对应位，其中P[0]为‘P’的二进制表示的LSB，其中P[1]到P[N]连续地表示更高有效的位，P[N]为最高有效位(MSB)。如果M为奇数，那么程序块260产生值‘P’等于(M-1)/2。如上所述，P[0]、P[1]到P[N]表示如此获得的‘P’的二进制值的对应位。

Modin-en输入的产生：

对于等于2及3的M值，Modin-en[0]设定为逻辑高(1)，且对于所有k值，MODIN-EN[k]设定为逻辑低(0)。

对于较高的M值，如以下表达式所指定而产生Modin-en信号：

对于M＝2^x到2^(x+1)-1，其中x>＝2，对于从0到(x-2)的y值En(y)设定为1，且对于所有y>x-2的值，En(y)设定为0。

在以上表达式中，En(0)为级-en[0]，且En(1)到En(N-1)分别等于MODIN-EN[1]到MODIN-EN[N]。

举例来说，对于M＝4到7的值(即，对应于x＝2)，级-en[0]设定为1，MODIN-EN[1]到MODIN-EN[N]设定为0。对于M＝8到15的值(即，对应于x＝3)，级-en[0]及MODIN-EN[1]设定为1，MODIN-EN[2]到MODIN-EN[N]设定为0。对于M＝16到31的值(即，对应于x＝4)，级-en[0]、MODIN-EN[1]及MODIN-EN[2]设定为1，且MODIN-EN[3]到MODIN-EN[N]设定为0。

T/D模式信号/位(在路径243上)的产生：

如果M小于4，那么程序块260产生T/D模式信号(路径243)作为逻辑0(延迟模式)。如果M大于或等于4，那么程序块260产生T/D模式信号(路径243)作为逻辑1(双态切换模式)。

EN-MOD-EXTEND的产生：

如果M大于4，那么程序块260在图5的路径242c上转发M[0]作为EN-MOD-EXTEND。如果M小于或等于4，那么路径242c上的信号EN-MOD-EXTEND设定为逻辑0。

已如此产生(但尚未在路径242、243及234-1到234-N中的对应者上提供)程序输入后，程序块260等待‘对准条件’发生。当信号229的上升缘在满足以下额外逻辑条件时(或与其同时)发生时，‘对准条件’肯定在信号229Modout[0](也作为输入提供到程序块260，如图2中所展示)的此种上升缘处发生：

紧邻的前一T/D模式设定为延迟模式或输出时钟处于逻辑0。

‘紧邻的前一T/D模式’是指对应于紧邻在M的改变之前(即，紧邻在M的新值之前)的M值的T/D模式。当满足上述额外条件(即，评估为TRUE)时，满足对准条件，且程序块260在信号229的紧邻的下一上升缘处于对应路径242、243及234-1到234-N上提供所产生的程序输入。图9图解说明其中与上述‘对准条件’要求一致地由程序块260提供控制输入的实例性情景。

在图9中，假设M(路径251)的值在时间实例t901处改变。还假设T/D模式设定为对应于紧邻在M的改变(在t901处)之前的M值的延迟模式。。信号910为每当M的值改变时进行双态切换的信号，且展示在t91处从逻辑低转变到逻辑高，从而指示程序块260已接收M的新值(或如果在通电或初始化之后第一次接收M，那么为有效值)。作为响应，程序块260解码M的值以在t91处或其附近产生对应程序输入。然而，由于在t91处或其附近不满足上述‘对准条件’，因此程序块260直到在t92处满足对准条件才提供所产生的程序输入。在t92处满足对准条件，其中299(OUTPUT)为逻辑0且T/D模式的紧邻的前一值(假设)设定为延迟模式两者。因此，程序块260在t92处与信号229(Modout[0])的上升缘同步地在路径243及234-1到234-N中的相应者上提供程序输入的新值。满足对准条件时的时间实例(例如，t92)可称作对准时间实例。

信号910可由在分频器200外部的组件提供，与信号229的下降缘对准，或在内部与信号229的下降缘同步化及对准(通过程序块260)。图9中的信号910表示此种同步化且对准的信号。

尽管各图中的任一者中未展示，但分频器200(图2)可接收在外部产生的‘全局复位’信号。可使用所述全局复位信号来通过将分频器200中的所有触发器维持在复位状态中而停用分频器200的操作。

作为一实例，下文提供分频器200中的触发器的复位状态以及控制设定寄存器1020的对应于在从全局复位退出时立即应用等于4的分频因数M的位。复位值经设计以确保Modout[0](229)在从全局复位退出时双态切换，从而使得程序块260能够紧接在从复位释放之后存储M值。控制设定寄存器的对应位的复位值如下所述：

i)控制设定寄存器1020中的位：

a)T/D＝1(双态切换模式)。

b)EN-MOD-EXTEND＝0。

c)级en[0]＝0；MODIN-EN[k]＝0，对于所有k。

d)P[0]＝0，P[1]＝1，P[k]＝0，对于高于1的所有k。

ii)FF6(级210)的输出复位为0。

iii)FF3、FF4及FF5(级220)中的每一者的输出复位为0。

iv)较高有效性级中的每一者的FF1的输出设定为1。较高有效性级中的每一者的FF2的输出复位为0。

在一实施例中，触发器及位(上述)仅在全局复位作用(例如，处于逻辑1)时在其相应复位状态中(也如上所述)。然而，在另一实施例中，级210的触发器、级220及控制设定寄存器1020的存储位位置可仅在全局复位作用时复位，而级230-1到230-N的触发器可在全局复位信号或额外复位控制信号作用时复位。可基于是否需要对应级在操作中而针对级230-1到230-N中的每一者产生此种额外复位控制信号。举例来说，级300[k]的额外复位控制信号可与MODIN-EN[k-1]的反相值相同。对于级230-1到230-N中的每一者，全局复位信号与前一级的MODIN-EN[k-1](级230-1的Modin-en[0])的反相值的逻辑“或”组合也可用作复位控制信号。

图10展示一实施例中的程序块260的实施方案。展示图10的程序块260含有解码逻辑1010、控制设定寄存器1020、“或”门1030、“与”门1040以及反相器1050及1060。

解码逻辑1010在路径251(M)上接收分频因数M且在路径1012上产生需要提供到级210、220及230-1到230-N的对应程序输入。路径1012上的输出不直接(或立即)提供到级210、220及230-1到230-N。而是，输出1012作为输入提供到控制设定寄存器1020。

控制设定寄存器1020在当满足对准条件(上文所阐述)时的时间实例处在路径1012上存储输出。输出1012在控制设定寄存器中的存储使得输出立即可用作到级210、220及230-1到230-N中的相应者的输入(P输入、级启用输入、T/D模式信号及EN-MOD-EXTEND)。展示指定T/D模式的T/D位存储于存储位置1021中。

因此，当M的值将动态地改变时，控制设定寄存器1020继续将程序输入的‘当前’值提供到相应级。解码逻辑1010解码‘新’M的值以形成控制设定寄存器1020的“下一”(新)设定，其由控制设定寄存器1020(仅)在当满足对准条件时的时间实例处存储(且提供为程序输入)。

反相器1050接收信号299(OUTPUT)，且将信号299的逻辑逆作为输入提供到“或”门1030。反相器1060接收存储于位置1021中的T/D模式位的‘前一’值，且将T/D模式位的逻辑逆作为另一输入提供到“或”门1030。“或”门1030将反相器1050及1060的输出的逻辑“或”组合的结果作为输入1032提供到“与”门1040。Modout[0](299)作为另一输入提供到“与”门1040。“与”门1040将接收为信号1042(对准信号)的输入的逻辑“与”组合的结果提供到控制设定寄存器1020的时钟端子。信号1042操作为到控制设定寄存器1020的时钟输入。当信号1032被感测为逻辑高时“与”门1040操作以在路径1042上产生上升缘。在信号1042的此种上升缘上，将控制设定寄存器1020的‘新’设定(对应于M的新值)加载到控制设定寄存器1020中。信号1032在信号229(Modout[0])的上升缘上为高确保当M改变时在程序块260内部及外部的信号不展现闪信号。

在其它实施例中，Modout[0](229)可仅在预期M的改变时提供到程序块260。在M的改变(及控制设定寄存器1020中的对应新设定)之前及之后，可从程序块260门控关断信号229，即，可停用信号229到程序块260的提供。此种选通/停用使得能够在M未正在改变时减少分频器200中电力消耗。可使用组合逻辑来感测M的位的改变，且产生信号以实现信号229到程序块260的提供。可使用控制设定寄存器1020的输入(1012)与输出(242、243、234-1到234-N)的比较来确定何时将停用信号229到程序块260的提供。

如上文所阐述实施的分频器200可提供数个益处。所述益处可包括输出信号299上的低抖动、高速操作及较低电力消耗、分频因数M的无闪信号动态改变、对于M的偶数值输出299的50％工作循环及对于M的奇数值接近50％的工作循环以及适应宽广范围的分频因数的能力。取代除法器110、160及170中的一者或一者以上使用除法器200实施的(图1的)PLL100也可具有类似益处。

在图1、2、3、5及7的说明中，尽管展示端子/节点具有到各种其它端子的直接连接，但应了解路径中也可存在额外组件(适合特定环境即可)，且相应地可将所述连接视为电耦合到相同经连接端子。

所属领域的技术人员将了解所请求本发明的范围内存在其它实施例及变化形式。

Claims (20)

1.一种锁相环路，其包含：

相位-频率鉴别器，其经耦合以接收输入时钟及本地时钟作为输入，所述相位-频率鉴别器用以产生与所述输入时钟的相位与所述本地时钟的相位之间的相位差成比例的比较输出；

环路滤波器，其经耦合以接收所述比较输出且产生对应的经低通滤波信号；

电压控制的振荡器，其经耦合以接收所述经低通滤波信号且产生中间时钟，所述中间时钟的频率与所述经低通滤波信号的强度成比例；及

第一分频器，其用以接收所述中间时钟且将所述中间时钟的频率除以分频因数M以产生所述本地时钟，其中所述第一分频器包含：

最低有效级，其经设计以将第一输入信号的频率除以因数2、3或4中的一者；

多个较高有效性级，其包括第一较高有效性级，所述多个较高有效性级中的每一者经设计以将对应输入信号的频率除以因数2或3中的一者；及

输出级，其经设计以将最终输入信号除以2或不执行分频，

其中所述第一输入信号为所述中间时钟，其中所述最低有效级经耦合以接收所述中间时钟，且产生第一经分频时钟及第一输出模式信号，所述第一经分频时钟的频率小于所述中间时钟的频率，

其中所述第一较高有效性级经耦合以接收所述第一经分频时钟，且产生第二经分频时钟，所述第二经分频时钟的频率小于所述第一经分频时钟的所述频率，且

其中所述最终输入信号为所述第一输出模式信号，其中所述输出级经耦合以接收所述第一输出模式信号，且产生所述本地时钟。

2.根据权利要求1所述的锁相环路，其中所述多个较高有效性级中的每一者对由紧邻的前一级产生的对应时钟的频率进行分频以产生一时钟，所述时钟的频率低于由紧邻的前一级产生的所述对应时钟的所述频率，

其中所述第一输出模式信号的频率等于由所述多个较高有效性级中所包含的最高有效性级产生的对应时钟的频率。

3.根据权利要求2所述的锁相环路，其中所述第一分频器进一步包含用以接收所述分频因数M的程序块，所述程序块用以计算值P，其中P[0]到P[N]表示P的二进制表示的位，N为P的最高有效位且0为P的最低有效位，

其中在所述分频因数M等于2的情况下，P等于0，

其中在M大于2的情况下，P在M为偶数的情况下等于M/2，但在M为奇数的情况下等于(M-1)/2，

其中所述程序块将P[0]作为程序位提供到所述最低有效级，且将P[1]到P[N]作为对应程序位提供到所述较高有效性级中的相应者。

4.根据权利要求3所述的锁相环路，其中所述最低有效级及所述多个较高有效性级中的每一者接收对应输入模式信号，其中所述多个较高有效性级中的每一者产生对应输出模式信号，其中所述第一较高有效性级的输出模式信号作为输入模式信号提供到所述最低有效级，且

其中由所述多个较高有效性级中的对应级产生的输出模式信号作为所述输入模式信号提供到紧邻的前一级。

5.根据权利要求4所述的锁相环路，其中所述最低有效级及所述多个较高有效性级中的每一者接收对应启用信号，

其中在到所述最低有效级及所述多个较高有效性级中所包含的级‘k’的启用信号为逻辑0的情况下，将高于‘k’的有效性的级维持在复位状态中。

6.根据权利要求5所述的锁相环路，其中所述最低有效级基于到所述最低有效级的所述对应输入模式信号及P[0]的值而将所述中间时钟的所述频率除以因数2、3及4中的一者。

7.根据权利要求6所述的锁相环路，其中所述多个较高有效性级中的每一者基于所述对应输入模式信号及位P[1]到P[N]中的对应者的值而将所述紧邻的前一级的所述输出的所述频率除以因数2及3中的一者。

8.根据权利要求7所述的锁相环路，其中在M大于或等于4的情况下，所述输出级将所述第一输出模式信号的所述频率除以因数2，否则所述输出级在不分频的情况下转发所述第一输出模式信号，

其中所述程序块将模式位提供到所述输出级，所述模式位指定所述输出级是否将所述输出模式信号的所述频率除以2。

9.根据权利要求8所述的锁相环路，其中所述程序块仅在对准时间实例处将P[0]转发到所述最低有效级，将P[1]到P[N]中的对应者转发到所述较高有效性级中的相应者，且将所述模式位转发到所述输出级，即使P[0]到P[N]及所述模式位是早于所述对准时间实例计算出的，

其中所述对准时间实例为：当所述本地时钟处于逻辑0时所述输出模式信号的上升缘发生时的时间实例，或所述输出模式信号的上升缘发生时且在所述模式位的紧邻的前一值指定所述输出级将不除以2的情况下的时间实例。

10.根据权利要求8所述的锁相环路，其进一步包含第二分频器、第三分频器及控制块；

其中所述第二分频器接收外部时钟且将所述外部时钟的频率除以分频因数N以产生所述输入时钟，

其中所述第三分频器接收所述中间时钟且将所述中间时钟的所述频率除以分频因数Q以产生输出时钟，

其中所述控制块从外部组件接收除法因数A、B及C，且产生所述分频因数M、N及Q，分频因数M、N及Q分别对应于除法因数B、A及C，

其中所述控制块使分频因数M的值关于除法因数B的值而变化，且使分频因数N的值关于除法因数A的值而变化，

其中在所述锁相环路通电时，所述控制块将分频因数Q的值设定为大于除法因数C的值，所述控制块接着在对应步骤中将分频因数Q的所述值减小到等于除法因数C的值。

11.一种操作分频器的方法，其包含：

接收输入时钟及本地时钟作为输入；

产生与所述输入时钟的相位与所述本地时钟的相位之间的相位差成比例的比较输出；

接收所述比较输出且产生对应的经低通滤波信号；

接收所述经低通滤波信号且产生中间时钟，所述中间时钟的频率与所述经低通滤波信号的强度成比例；及

接收所述中间时钟且将所述中间时钟的频率除以分频因数M以产生所述本地时钟，其中分频包含：

将第一输入信号的频率除以因数2、3或4中的一者；

将对应输入信号的频率除以因数2或3中的一者；

将最终输入信号除以2或不执行分频；

接收所述中间时钟，且产生第一经分频时钟及第一输出模式信号，所述第一经分频时钟的频率小于所述中间时钟的频率；

产生第二经分频时钟，所述第二经分频时钟的频率小于所述第一经分频时钟的所述频率；及

产生所述本地时钟。

12.根据权利要求11所述的操作分频器的方法，其中相位-频率鉴别器接收所述输入时钟和所述本地时钟作为所述输入。

13.根据权利要求11所述的操作分频器的方法，其中环路滤波器接收所述比较输出且产生所述对应的经低通滤波信号。

14.根据权利要求11所述的操作分频器的方法，其中第一分频器接收所述中间时钟且将所述中间时钟的所述频率除以所述分频因数M以产生所述本地时钟。

15.根据权利要求11所述的操作分频器的方法，其中最低有效级将所述第一输入信号的所述频率除以所述因数2、3或4中的一者。

16.根据权利要求11所述的操作分频器的方法，其中输出级将所述最终输入信号除以2或不执行分频。

17.根据权利要求15所述的操作分频器的方法，其中所述最低有效级产生所述第一经分频时钟和所述第一输出模式信号。

18.根据权利要求11所述的操作分频器的方法，其中第一较高有效性级产生所述第二经分频时钟。

19.根据权利要求11所述的操作分频器的方法，其中输出级产生所述本地时钟。

20.根据权利要求11所述的操作分频器的方法，其中多个较高有效性级中的每一者对由紧邻的前一级产生的对应时钟的频率进行分频以产生时钟，所述时钟的频率低于由所述紧邻的前一级产生的所述对应时钟的频率，

其中所述第一输出模式信号的频率等于由所述多个较高有效性级中所包含的最高有效性级产生的对应时钟的频率。