JP2004328301A - 可変分周器および分周制御方法 - Google Patents
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Abstract
【課題】カウンタのビット幅を増大させずに、より安定的な高速動作が可能とされた可変分周器を提供する。
【解決手段】２進ダウンカウンタ１２には、カウント値が−Ｎ２になると初期値としてＮ１がロードされる。また、２進ダウンカウンタ１２のカウント値の最上位ビットが分周制御信号ＰＣＴＲとされ、Ｎ１がロードされると分周制御信号ＰＣＴＲはＬレベルとなり、さらにカウント値が“−１”となった時点で分周制御信号ＰＣＴＲがＨレベルとなる。カウント値の最上位ビットによりＤＭＰＳ１１の分周数が直接的に制御されるので、ＤＭＰＳ１１での切り換え動作の遅延が生じにくい。また、カウント値の最上位ビットはクロック信号ＣＬＫＯＵＴ２として外部に出力される。Ｎ１とＮ２とを近い値に設定することにより２進ダウンカウンタ１２のビット幅を小さくすることができるとともに、クロック信号ＣＬＫＯＵＴ２のデューティ比を５０％に近づけることができる。
【選択図】 図１
【解決手段】２進ダウンカウンタ１２には、カウント値が−Ｎ２になると初期値としてＮ１がロードされる。また、２進ダウンカウンタ１２のカウント値の最上位ビットが分周制御信号ＰＣＴＲとされ、Ｎ１がロードされると分周制御信号ＰＣＴＲはＬレベルとなり、さらにカウント値が“−１”となった時点で分周制御信号ＰＣＴＲがＨレベルとなる。カウント値の最上位ビットによりＤＭＰＳ１１の分周数が直接的に制御されるので、ＤＭＰＳ１１での切り換え動作の遅延が生じにくい。また、カウント値の最上位ビットはクロック信号ＣＬＫＯＵＴ２として外部に出力される。Ｎ１とＮ２とを近い値に設定することにより２進ダウンカウンタ１２のビット幅を小さくすることができるとともに、クロック信号ＣＬＫＯＵＴ２のデューティ比を５０％に近づけることができる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、入力された信号を任意の分周比で分周する可変分周器および分周制御方法に関し、特に、プリスケーラと１つのカウンタとを具備する可変分周器および分周制御方法に関する。
【０００２】
【従来の技術】
近年、高周波のクロック信号を任意の分周比で分周するニーズがますます高まっている。特に、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）を用いたクロック合成のように、ＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒｓ）の出力クロック信号を任意の分周比でフィードバックして、基準クロックと位相比較する回路の需要が高まっており、この回路に使用される可変分周器に対して、高速化および低消費電力化が要求されている。
【０００３】
このような要求を満たすために、従来では、プリスケーラとして単一分周数の高速固定分周器を配置し、その後段に分周数可変の中低速分周器を配置した２段構成の可変分周器が用いられていた。この構成の可変分周器では、入力クロック信号の周波数を、プリスケーラによって後段の中低速分周器の動作し得る値まで低下させることで、簡単な構成でありながら高速のクロック信号に対する分周動作が可能となっている。しかし、プリスケーラの分周数をＰ、後段の中低速分周器の分周数をＭとすると、可変分周器全体の分周数Ｎｔ１は（Ｐ＊Ｍ）となる。すなわち、分周数Ｎｔ１はプリスケーラの分周数Ｐの整数倍となり、周波数の分解能が粗くなるという欠点があった。
【０００４】
これに対して、プリスケーラとして２つの分周数での分周動作が可能なデュアルモデュラスプリスケーラ（ＤＭＰＳ）を用いた、パルススワロ方式といわれる可変分周器が知られている。その代表的な構成として、Ｐおよび（Ｐ＋１）の２つの分周数をもつＤＭＰＳと、マスタカウンタおよびスワロカウンタとを具備し、ＤＭＰＳの分周数の切り換えを、後段のマスタカウンタおよびスワロカウンタを用いて制御する可変分周器が知られている。このような可変分周器では、マスタカウンタおよびスワロカウンタの各分周数をＭ、Ｓとすると、全体の分周数Ｎｔ２は（Ｐ＊Ｍ＋Ｓ）となり、任意の分周数での分周動作が可能であるが、２つのカウンタが設けられ、かつそれらが同時にアクティブになる期間があることから、回路規模や消費電力が大きくなるという欠点がある。
【０００５】
このようなパルススワロ方式の可変分周器の欠点を解消するために、後段の各カウンタを統合して単一のシングルプログラマブルカウンタのみを設けた可変分周器が考えられている。このようなシングルカウンタ方式の従来の可変分周器としては、以下のようなものがあった。
【０００６】
その１つとして、２進カウンタにカウントさせる設定値としてあらかじめ２つの値を用意し、一方の値のカウントが終了すると他方の値を設定するようにして、２つの設定値を交互に切り換えてカウントを行い、設定値を切り換えるたびにプリスケーラの分周数を切り換える構成を有する可変分周器があった（例えば、特許文献１参照）。このような可変分周器は、全体の分周動作の１周期分の間に２進カウンタの設定値が２回ロードされるものであり、例えばダブルローディング方式等と呼ばれる。ここで、同様な方法で分周比の制御が行われる可変分周器について、図４を用いて説明する。
【０００７】
図４は、ダブルローディング方式を採用した従来の可変分周器の構成例を示す図である。
図４に示す可変分周器は、ＤＭＰＳ４１、２進ダウンカウンタ４２、セレクタ４３、検出器４４、Ｄ−ＦＦ（ディレイ−フリップフロップ）４５および４６を具備する。
【０００８】
ＤＭＰＳ４１は、入力クロック信号を分周数Ｐおよび（Ｐ＋１）で分周して、２進ダウンカウンタ４２に出力する。２進ダウンカウンタ４２には、カウント初期値Ｎ１およびＮ２のいずれかがセレクタ４３によって選択され、設定される。検出器４４は、２進ダウンカウンタ４２のカウント値が“０”であるか否かを検出し、“０”となった場合に検出信号を出力する。そして、この検出信号により２進ダウンカウンタ４２の初期値ロードタイミングが与えられる。従って、２進ダウンカウンタ４２には、“０”までのカウントダウンが行われるたびにカウント初期値Ｎ１およびＮ２が交互に設定される。
【０００９】
Ｄ−ＦＦ４５は、検出器４４による検出信号を、ＤＭＰＳ４１からの分周クロック信号でラッチして出力する。Ｄ−ＦＦ４６では、Ｄ−ＦＦ４５からの出力信号がクロック入力端子に入力され、反転出力信号がデータ入力端子にフィードバックされる。これにより、Ｄ−ＦＦ４５からの出力信号がＨレベルとなるたびに、Ｄ−ＦＦ４６からの出力信号のレベルが反転する。また、このＤ−ＦＦ４５の出力信号のレベルに応じて、セレクタ４３における選択信号と、ＤＭＰＳ４１における分周数とが切り換えられる。
【００１０】
従って、ＤＭＰＳ４１からの分周クロック信号のＮ１周期分の間は、ＤＭＰＳ４１は分周数（Ｐ＋１）で動作し、分周クロック信号のＮ２周期分の間は、ＤＭＰＳ４１は分周数Ｐで動作する。全体の分周数Ｎｔ３は、（（Ｐ＋１）＊Ｎ１＋Ｐ＊Ｎ２）となる。
【００１１】
また、シングルカウンタ方式との他の可変分周器として、分周動作の１周期分の間にカウンタに対して１回だけカウント初期値を設定する方式の可変分周器も考えられていた。この可変分周器は、分周動作の１周期の間におけるカウンタのカウント数に対する中間的な値を比較して、プリスケーラの分周数を切り換える構成を有し、例えば中間値比較方式等と呼ばれる。
【００１２】
図５は、中間値比較方式を採用した従来の可変分周器の第１の構成例を示す図である。
図５に示す可変分周器は、ＤＭＰＳ５１、２進ダウンカウンタ５２、検出器５３および５４、Ｄ−ＦＦ５５、およびＲＳ−ＦＦ５６を具備する。
【００１３】
図４と同様に、ＤＭＰＳ５１による分周クロック信号は、２進ダウンカウンタ５２に出力される。２進ダウンカウンタ５２には、全体の分周動作の１周期分をカウントするカウント初期値（Ｎ１＋Ｎ２）が設定される。また、検出器５３は、２進ダウンカウンタ５２のカウント値が“０”となったときに検出信号を出力する。この検出信号が２進ダウンカウンタ５２の初期値ロードタイミングを与え、２進ダウンカウンタ５２は（Ｎ１＋Ｎ２）分のカウントを繰り返す。
【００１４】
また、Ｄ−ＦＦ５５は、検出器５３からの検出信号をＤＭＰＳ５１からの分周クロック信号でラッチして出力する。このＤ−ＦＦ５５の出力信号は、可変分周器の出力クロック信号となるとともに、ＲＳ−ＦＦ５６のリセット入力端子に入力される。一方、検出器５４は、２進ダウンカウンタ５２のカウント値が中間的な値であるＮ１となった場合に検出信号を出力し、この検出信号はＲＳ−ＦＦ５６のセット入力端子に入力される。ＲＳ−ＦＦ５６の出力信号はＤＭＰＳ５１の分周数を制御する信号となり、これにより、２進ダウンカウンタ５２がＮ１だけカウントする間、ＤＭＰＳ５１には分周数として（Ｐ＋１）が設定され、次にＮ２だけカウントする間、分周数としてＰが設定される。
【００１５】
なお、同様な方式によりＤＭＰＳの分周数を切り換える分周器として、ＤＭＰＳからの出力信号を、２つのＪＫ−ＦＦで構成した４進アップカウンタにクロック信号として供給し、前段および後段の各ＪＫ−ＦＦのＱ出力を論理積演算した信号を、ＤＭＰＳの分周比切り換え信号とする構成の分周器があった（例えば、特許文献２参照）。
【００１６】
さらに、中間値比較方式の可変分周器の他の例として、２進ダウンカウンタのカウント値を負数まで拡大し、このカウント値が“０”となったときにプリスケーラの分周比を切り換え、さらにカウント値が所定の負数となったことが検出されると、プリスケーラの分周比をさらに切り換えるとともに、プリスケーラに所定の値を設定する構成を有する可変比率分周器も考えられている（例えば、特許文献３参照）。ここで、同様な方法で分周比の制御が行われる可変分周器について、図６を用いて説明する。
【００１７】
図６は、中間値比較方式を採用した従来の可変分周器の第２の構成例を示す図である。
図６に示す可変分周器は、ＤＭＰＳ６１、２進ダウンカウンタ６２、検出器６３および６４、Ｄ−ＦＦ６５、およびＲＳ−ＦＦ６６を具備する。この可変分周器は、図５に示した可変分周器において、検出器５３および５４での比較値を変更した構成とし、２進ダウンカウンタ５２のカウント初期値を変更したものとなっている。
【００１８】
２進ダウンカウンタ６２のカウント初期値として、全体の分周動作でのカウント数に対して中間的な値であるＮ１が設定される。検出器６４は、２進ダウンカウンタ６２のカウント値が“０”となったとき検出信号を出力し、この検出信号はＲＳ−ＦＦ６６のセット入力端子に入力される。また、検出器６３は、２進ダウンカウンタ６２のカウント値が“−Ｎ２”となったときに検出信号を出力する。この検出信号は２進ダウンカウンタ６２の初期値ロードタイミングを与え、これにより２進ダウンカウンタ６２は、Ｎ１〜−Ｎ２までのカウントを行う。さらに、検出器６３からの検出信号は、Ｄ−ＦＦ６５でラッチされてＲＳ−ＦＦ６６のリセット入力端子に入力される。これにより、２進ダウンカウンタ６２がＮ１分だけカウントする間、ＤＭＰＳ６１には分周数として（Ｐ＋１）が設定され、さらにＮ２分だけカウントする間、分周数としてＰが設定される。
【００１９】
ここで、図７は、上記のシングルカウンタ方式の可変分周器におけるカウント値の遷移を示すグラフである。
図５に示した可変分周器の場合、図７（Ａ）に示すように、２進ダウンカウンタ５２は（Ｎ１＋Ｎ２）から“０”までのカウント動作を行う。そして、ＤＭＰＳ５１からの分周クロック信号のＮ１周期分の間は、ＤＭＰＳ５１は分周数（Ｐ＋１）で動作し、分周クロック信号のＮ２周期分の間は、ＤＭＰＳ５１は分周数Ｐで動作する。
【００２０】
一方、図６に示した可変分周器の場合、図７（Ｂ）に示すように、２進ダウンカウンタ６２はＮ１から−Ｎ２までのカウント動作を行う。そして、ＤＭＰＳ６１からの分周クロック信号のＮ１周期分の間は、ＤＭＰＳ６１は分周数（Ｐ＋１）で動作し、分周クロック信号のＮ２周期分の間は、ＤＭＰＳ６１は分周数Ｐで動作する。
【００２１】
【特許文献１】
米国特許４，０５３，７３９号明細書（第２頁−第３頁、第１図）
【特許文献２】
特許第２５７１６２２号公報（第２頁、第１図）
【特許文献３】
特許第２９７８２９６号公報（第４頁、第１図）
【００２２】
【発明が解決しようとする課題】
しかし、上記のシングルカウンタ方式の可変分周器では、以下のような問題点があった。まず、図４に示したダブルローディング方式の可変分周器の場合、例えばセレクタ４３のように、２進ダウンカウンタ４２に対する２つの設定値を切り換えて出力するための構成が必要で、これらの設定値のビット幅が大きくなると回路規模が大きくなることが問題となる。
【００２３】
これに対して、図５に示した中間値比較方式の可変分周器の場合には、２進ダウンカウンタ５２に対する設定値を１つとしたことで上記の問題を解決している。しかし、検出器５４におけるＮ１の検出動作遅延が大きくなると、ＤＭＰＳ５１の分周数の切り換えタイミングに誤差が生じて、所望の分周数を達成できなくなる。このことは、２進ダウンカウンタ５２の動作速度を制約することにもなり、可変分周器全体の性能低下の原因となることが問題となる。
【００２４】
これに対して、図６に示した中間値比較方式の可変分周器の場合は、検出器６４での検出基準値を“０”とすることで高速な検出動作を可能とし、ＤＭＰＳ６１の制御タイミングに余裕が生まれる。しかし、その後段のＲＳ−ＦＦ６６によるラッチ動作においても遅延が発生するため、さらなる高速化が行われたときに誤動作が発生することが考えられる。また、２進ダウンカウンタ６２において正数から負数までのカウントが行われるので、カウント値の最上位ビットをサインビットに設定する必要があり、２進ダウンカウンタ６２のビット幅が増加する。従って、回路規模が大きくなり、動作速度を制約する要因ともなる。
【００２５】
本発明はこのような課題に鑑みてなされたものであり、カウンタのビット幅を増大させずに、より安定的な高速動作が可能とされた可変分周器を提供することを目的とする。
【００２６】
また、本発明の他の目的は、カウンタのビット幅を増大させずに、より安定的な高速動作が可能とされた分周制御方法を提供することである。
【００２７】
【課題を解決するための手段】
本発明では上記課題を解決するために、入力された信号を任意の分周数で分周する可変分周器において、入力される分周制御信号のレベルに応じて入力クロック信号を分周する分周手段と、前記分周手段によって生成された分周クロック信号に同期して、第１の設定値から、前記第１の設定値より小さい負数である第２の設定値までのカウントダウンを行うカウント手段とを有し、前記カウント手段によるカウント値の最上位ビットを前記分周制御信号および出力クロック信号とすることを特徴とする可変分周器が提供される。
【００２８】
このような可変分周器では、入力クロック信号が分周手段により分周され、この分周手段の分周数は、分周制御信号のレベルに応じて切り換えられる。また、カウント手段により、分周手段によって生成された分周クロック信号に同期して、第１の設定値からこれより小さい負数である第２の設定値までのカウントダウンが行われる。さらに、カウント手段によるカウント値の最上位ビットが、分周制御信号として分周手段に直接的に供給されるとともに、出力クロック信号として出力される。これにより、カウント手段によるカウント値の符号が変化するタイミングで分周手段の分周数が切り換えられ、このとき出力クロック信号のレベルが変化する。
【００２９】
また、例えば、分周手段における分周数がＰおよび（Ｐ＋１）であり、可変分周器全体の分周数である全体分周数を（Ｐ＋０．５）で除算して得られる商の小数点以下第１位を四捨五入した整数部をＮとしたとき、全体分周数から（Ｐ＊Ｎ）を減算した値を第１の設定値とし、Ｎから第１の設定値を減算した値を第２の設定値の絶対値としてもよい。これにより、第１および第２の設定値として、互いに絶対値の近い値が設定される。
【００３０】
また、本発明では、入力された信号を任意の分周数で分周するための分周制御方法において、入力クロック信号を複数の分周数のうちのいずれかで分周するプリスケーラにより生成された分周クロック信号に同期して、第１の設定値から、前記第１の設定値より小さい負数である第２の設定値までのカウントダウンを行い、そのカウント値の最上位ビットの値に応じて前記プリスケーラの分周数を切り換えるとともに、前記最上位ビットを出力クロック信号とすることを特徴とする分周制御方法が提供される。
【００３１】
このような分周制御方法では、入力クロック信号がプリスケーラにより複数の分周数のうちのいずれかで分周され、分周クロック信号に同期して、第１の設定値からこれより小さい負数である第２の設定値までのカウントダウンが行われる。また、そのカウント値の最上位ビットの値に応じて、プリスケーラの分周数が直接的に切り換えられるとともに、最上位ビットが出力クロック信号として出力される。これにより、カウント値の符号が変化するタイミングでプリスケーラの分周数が切り換えられ、このとき出力クロック信号のレベルが変化する。
【００３２】
また、例えば、プリスケーラにおける分周数がＰおよび（Ｐ＋１）であり、全体の分周数を（Ｐ＋０．５）で除算して得られる商の小数点以下第１位を四捨五入した整数部をＮとしたとき、全体の分周数から（Ｐ＊Ｎ）を減算した値を第１の設定値とし、Ｎから第１の設定値を減算した値を第２の設定値の絶対値としてもよい。これにより、第１および第２の設定値として、互いに絶対値の近い値が設定される。
【００３３】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
図１は、本発明の実施の形態に係る可変分周器の構成例を示す図である。
【００３４】
図１に示す可変分周器は、入力されたクロック信号ＣＬＫＩＮを分周するＤＭＰＳ１１と、ＤＭＰＳ１１により分周された分周クロック信号ＰＣＬＫをカウントする２進ダウンカウンタ１２と、２進ダウンカウンタ１２のカウント値から特定の値を検出する検出器１３と、検出器１３からの検出信号をラッチするＤ−ＦＦ１４とを具備する。
【００３５】
ＤＭＰＳ１１は、入力されたクロック信号ＣＬＫＩＮを２つの分周数Ｐおよび（Ｐ＋１）のいずれかで分周する。このＤＭＰＳ１１の分周数は、分周制御信号ＰＣＴＲのレベルに応じて切り換えられる。本実施の形態では、分周制御信号ＰＣＴＲがＬレベルのとき分周数（Ｐ＋１）、Ｈレベルのとき分周数Ｐに設定される。
【００３６】
２進ダウンカウンタ１２は、ＤＭＰＳ１１によって分周された分周クロック信号ＰＣＬＫの入力を受け、これに同期してカウントダウン動作を行う。この２進ダウンカウンタ１２は、入力されるロード信号ＬＯＡＤがＨレベルとなったタイミングで、カウント初期値としてＮ１をロードする。また、２進ダウンカウンタ１２のカウント値は、最上位ビットをサインビットとした所定ビット数のデータとして検出器１３に供給される。さらに、そのカウント値の最上位ビット（ＭＳＢ：Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）だけは、分周制御信号ＰＣＴＲとしてＤＭＰＳ１１に供給されるとともに、クロック信号ＣＬＫＯＵＴ２として外部に出力される。
【００３７】
検出器１３は、２進ダウンカウンタ１２のカウント値が−Ｎ２となったか否かを検出し、検出されたときに検出信号をＨレベルとする。この検出信号はＤ−ＦＦ１４のデータ入力端子に出力されるとともに、ロード信号ＬＯＡＤとして２進ダウンカウンタ１２に供給される。
【００３８】
Ｄ−ＦＦ１４は、ＤＭＰＳ１１からの分周クロック信号ＰＣＬＫに同期して、検出器１３からの検出信号をラッチして出力する。このラッチ出力はクロック信号ＣＬＫＯＵＴ１として外部に出力される。
【００３９】
この可変分周器では、２進ダウンカウンタ１２のカウント値のうち、正負の符号を示す最上位ビットが、分周制御信号ＰＣＴＲとして直接的にＤＭＰＳ１１に供給される。このような構成により、２進ダウンカウンタ１２の出力段に検出器やラッチ回路等の分周制御回路が設けられないので、分周制御信号ＰＣＴＲの出力に遅延が生じにくいことが特徴となっている。また、クロック信号ＣＬＫＯＵＴ１およびＣＬＫＯＵＴ２は、後述するように、必要に応じて選択して出力される。
【００４０】
図２は、この可変分周器における出力信号を示すタイムチャートである。以下、このタイムチャートを用いて、上記の可変分周器の動作について説明する。
まず、２進ダウンカウンタ１２のカウント値が−Ｎ２となると、検出器１３から検出信号が出力され、２進ダウンカウンタ１２へのロード信号ＬＯＡＤがＨレベルとなる。そして、次に分周クロック信号ＰＣＬＫがＨレベルとなった時点（タイミングＴ２０１）で、２進ダウンカウンタ１２にはカウント初期値としてＮ１がロードされる。なお、ここではＮ１として正の値が設定されるものとする。これにより、２進ダウンカウンタ１２のカウント値の最上位ビットが“０”となり、分周制御信号ＰＣＴＲおよびクロック信号ＣＬＫＯＵＴ２がＬレベルとなる。また、分周制御信号ＰＣＴＲのレベル変化に応じて、ＤＭＰＳ１１の分周数が（Ｐ＋１）に設定される。なお、このとき、Ｄ−ＦＦ１４から出力されるクロック信号ＣＬＫＯＵＴ１が、分周クロック信号ＰＣＬＫの１周期分だけＨレベルとなる。
【００４１】
この後、（Ｐ＋１）分周された分周クロック信号ＰＣＬＫの入力に従って、２進ダウンカウンタ１２によるカウントダウンが行われる。そして、カウント値が−１となると（タイミングＴ２０２）、その最上位ビットが“１”となり、分周制御信号ＰＣＴＲおよびクロック信号ＣＬＫＯＵＴ２がともにＨレベルとなる。これにより、ＤＭＰＳ１１の分周数がＰに切り換えられる。
【００４２】
さらにこの後、Ｐ分周された分周クロック信号ＰＣＬＫの入力に従って、２進ダウンカウンタ１２によるカウントダウンが行われ、カウント値が−Ｎ２となると、検出器１３からの検出信号がＨレベルとなる。従って、次の分周クロック信号ＰＣＬＫの入力タイミング（タイミングＴ２０３）で、カウント値の最上位ビットが“０”となり、分周制御信号ＰＣＴＲおよびクロック信号ＣＬＫＯＵＴ２がともにＬレベルとなって、ＤＭＰＳ１１の分周数が（Ｐ＋１）に切り換えられる。また、Ｄ−ＦＦ１４からのクロック信号ＣＬＫＯＵＴ１が、分周クロック信号ＰＣＬＫの１周期分だけＨレベルとなる。
【００４３】
以上の動作により、２進ダウンカウンタ１２のカウント値が０以上の期間ではＤＭＰＳ１１の分周数が（Ｐ＋１）に設定され、カウント値が負の数となる期間では分周数がＰに設定される。従って、Ｎ１およびＮ２の設定に応じて、可変分周器全体として任意の分周数でクロック信号ＣＬＫＩＮを分周することが可能となる。
【００４４】
このような構成により、２進ダウンカウンタ１２の出力値の最上位ビットが、分周制御信号ＰＣＴＲとして直接的にＤＭＰＳ１１に供給されて、分周数が切り換えられる。従って、入力されるクロック信号ＣＬＫＩＮの周波数が高くなった場合にも、分周クロック信号ＰＣＬＫの出力タイミングに対する分周制御信号ＰＣＴＲの入力遅延が生じにくくなり、分周数の切り換え誤動作の発生率が減少し、高速動作時の安定性が向上する。
【００４５】
ところで、上記構成の可変分周器では、２進ダウンカウンタ１２のカウント値の最上位ビットがサインビットとされていることから、Ｎ１およびＮ２をできるだけ小さくして２進ダウンカウンタ１２のビット幅を抑制し、その回路規模を小さくすることが望ましい。上記の構成では、検出器１３の検出基準値を負の数としたことにより、Ｎ１およびＮ２として互いにできるだけ近い値を選択することで、全体の分周数が大きい場合にもＮ１およびＮ２の値を減少させ、カウント値のビット幅の増加を抑制することが可能となる。
【００４６】
このために、Ｎ１およびＮ２について以下のような算出方法を採用する。まず、上記の可変分周器全体の分周数Ｎｔは、以下の式（１）で表される。
【００４７】
【数１】
Ｐｔ＝（Ｐ＋１）＊Ｎ１＋Ｐ＊Ｎ２＝Ｐ＊（Ｎ１＋Ｎ２）＋Ｎ２ ………（１）
ここで、Ｎ１およびＮ２の各値をできるだけ近づけるために、上記の式（１）において、Ｎ＝Ｎ１＋Ｎ２、Ｎ１＝Ｎ２と仮定して、以下の式（２）のように変形する。そして、Ｎは自然数であることから、以下の式（３）によりＮを概算する。
【００４８】
【数２】
Ｎｔ＝Ｐ＊Ｎ＋Ｎ／２＝（Ｐ＋１／２）＊Ｎ ………（２）
Ｎ＝ＩＮＴ［Ｎｔ／（Ｐ＋１／２）］ ………（３）
ただし、ＩＮＴ［ｘ］はｘの小数点以下第１位を四捨五入した整数部を示す。そして、概算されたＮを基にして、Ｎ１およびＮ２をそれぞれ以下の式（４）および（５）から算出する。
【００４９】
【数３】
Ｎ１＝Ｎｔ−Ｐ＊Ｎ ………（４）
Ｎ２＝Ｎ−Ｎ１ ………（５）
一例として、Ｐ＝４、Ｎｔ＝１７１の場合、上記の式（２）〜（５）より、Ｎ１＝Ｎ２＝１９となる。これに対して、Ｎ１およびＮ２に対する他の算出方法としては、例えば、上記の式（１）について、ＰｔをＰで除算した値の整数部が（Ｎ１＋Ｎ２）で、そのときの余りがＮ１であると考えて算出する方法がある。この場合、ＮｔをＰで除算した値の整数部を（Ｎ１＋Ｎ２）とし、この値にＰを乗算した値をＮｔから減算してＮ１とすることで、Ｎ１およびＮ２が求められる。この算出方法では、例示したＰ＝４、Ｎｔ＝１７１のときに、Ｎ１＝３、Ｎ２＝３９となるため、上記の式（２）〜（５）に従って算出した場合には、２進ダウンカウンタ１２のビット幅を１ビット分削減することができる。
【００５０】
ところで、このようにＮ１およびＮ２の値を近づけることにより、出力されるクロック信号ＣＬＫＯＵＴ２のデューティ比を５０％に近づける効果も生まれる。このことについて、以下の図３を用いて説明する。
【００５１】
図３は、可変分周器におけるカウント値の遷移を示すグラフである。
図３では、上記の式（２）〜（５）に従ってＮ１およびＮ２を算出した場合のカウント値の遷移について、グラフＬ１で示している。なお、この方法で算出したＮ１およびＮ２を、図３ではそれぞれＮ１＿１、Ｎ２＿１と表している。これに対して、上述した他の方法により算出した場合のカウント値の遷移について、グラフＬ２で示している。なお、この方法で算出したＮ１およびＮ２を、図３ではそれぞれＮ１＿２、Ｎ２＿２と表している。
【００５２】
上記の式（１）について、ＰｔをＰで除算した値の整数部が（Ｎ１＋Ｎ２）で、そのときの余りがＮ１であると考えてＮ１およびＮ２を算出した場合、Ｎ１の値はＰの値より必ず小さくなる。このことから、ＤＭＰＳ１１における分周数に対して全体の分周数が相対的に大きくなった場合には、Ｎ１と比較してＮ２が極端に大きくなる。図３において、ＤＭＰＳ１１の分周数が（Ｐ＋１）となる期間は、クロック信号ＣＬＫＩＮの（（Ｐ＋１）＊Ｎ１＿２）周期分となり、Ｐとなる期間はクロック信号ＣＬＫＩＮの（Ｐ＊Ｎ２＿２）周期分となる。従って、Ｎ１よりＮ２が極端に大きい場合は、グラフＬ２のようにクロック信号ＣＬＫＯＵＴ２のデューティ比は５０％から大きく離れてしまう。
【００５３】
一方、グラフＬ１の場合は、Ｐの値に関係なくＮ１＿１およびＮ２＿２が算出され、またこれらの値が近づくように算出されるので、デューティ比が５０％により近づけられる。
【００５４】
このように、クロック信号ＣＬＫＯＵＴ２のデューティ比を５０％に近づける効果は、ＤＭＰＳ１１の分周数に対して全体の分周数が大きい場合に特に有効である。例えば、例示したＰ＝４、Ｎｔ＝１７１の場合はデューティ比が４４．４％となる。これに対して、Ｐ＝４、Ｎｔ＝２９の場合、Ｎ１＝５、Ｎ２＝１でデューティ比が１３．８％となり、５０％から大きく離れる。例えばＰ＝４の場合には、Ｎｔが“８４”より大きい場合にデューティ比を５０％±１０％の範囲に収めることが可能となる。
【００５５】
ところで、上記構成の可変分周器では、ＮｔがＰまたは（Ｐ＋１）の整数倍である場合には、ＤＭＰＳ１１はいずれかの分周数でのみ動作する。すなわち、この場合には２進ダウンカウンタ１２のカウント値の符号が変化しないため、クロック信号ＣＬＫＯＵＴ２のレベルが変化しない。従って、このような場合には、Ｄ−ＦＦ１４からのクロック信号ＣＬＫＯＵＴ１を選択して外部に出力する必要がある。このために例えば、上記構成の可変分周器において、ＤＭＰＳ１１の分周数と全体の分周数とに応じて、クロック信号ＣＬＫＯＵＴ１またはＣＬＫＯＵＴ２のいずれかを選択的に出力する回路をさらに設けることが望ましい。
【００５６】
以上のようにＮ１およびＮ２を算出することにより、２進ダウンカウンタ１２のビット幅を大きくせずに全体の分周数を増加させることができ、なおかつシングルカウンタ方式であることから、回路規模の増大を防止し、消費電力を低減することができる。これとともに、より５０％に近いデューティ比を有するクロック信号を生成することができる。従って、製造コストや消費電力が低く、高速動作時にも安定的に動作する小型の可変分周器が実現される。
【００５７】
なお、上記構成の可変分周器では、２進ダウンカウンタ１２のカウント値がＮ１から“０”となる期間をＤＭＰＳ１１の分周数を（Ｐ＋１）とする期間としているために、実際に２進ダウンカウンタ１２にロードすべき初期値は（Ｎ１−１）となる。このため、例えばＮ１＝１あるいはＮ１＝０とする場合には実際の初期値はそれぞれ“０”“−１”となるが、本実施の形態では負の数のカウントが可能であることから、このような初期値が直接入力された場合にも正常に動作する。
【００５８】
【発明の効果】
以上説明したように、本発明の可変分周器では、カウント手段により、分周クロック信号に同期して第１の設定値からこれより小さい負数である第２の設定値までのカウントダウンが行われ、そのカウント値の符号が変化するタイミングで、カウント値の最上位ビットにより分周手段の分周数が直接的に切り換えられる。従って、カウント値の出力動作と分周手段での分周数の切り換え動作との間で発生される遅延量が抑制され、入力クロック信号が高速化された場合にも、安定的に動作させることが可能となる。
【００５９】
また、例えば、分周手段における分周数がＰおよび（Ｐ＋１）であり、可変分周器全体の分周数である全体分周数を（Ｐ＋０．５）で除算して得られる商の小数点以下第１位を四捨五入した整数部をＮとしたとき、全体分周数から（Ｐ＊Ｎ）を減算した値を第１の設定値とし、Ｎから第１の設定値を減算した値を第２の設定値の絶対値とすることにより、第１および第２の設定値として互いに絶対値の近い値が設定されるので、カウント手段のビット幅を縮小させ、回路規模を小さくすることが可能となるとともに、デューティ比が５０％付近となる出力クロック信号が得られる。
【００６０】
また、本発明の分周制御方法では、分周クロック信号に同期して第１の設定値からこれより小さい負数である第２の設定値までのカウントダウンが行われ、そのカウント値の符号が変化するタイミングで、カウント値の最上位ビットによりプリスケーラの分周数が直接的に切り換えられる。従って、カウント値の出力動作とプリスケーラでの分周数の切り換え動作との間で発生される遅延量が抑制され、入力クロック信号が高速化された場合にも、安定的に動作させることが可能となる。
【００６１】
また、例えば、プリスケーラにおける分周数がＰおよび（Ｐ＋１）であり、全体の分周数を（Ｐ＋０．５）で除算して得られる商の小数点以下第１位を四捨五入した整数部をＮとしたとき、全体の分周数から（Ｐ＊Ｎ）を減算した値を第１の設定値とし、整数部Ｎから第１の設定値を減算した値を第２の設定値の絶対値とすることにより、第１および第２の設定値として互いに絶対値の近い値が設定されるので、カウントを行う回路のビット幅を縮小させ、回路規模を小さくすることが可能となるとともに、デューティ比が５０％付近となる出力クロック信号が得られる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る可変分周器の構成例を示す図である。
【図２】本発明の実施の形態に係る可変分周器における出力信号を示すタイムチャートである。
【図３】可変分周器におけるカウント値の遷移を示すグラフである。
【図４】ダブルローディング方式を採用した従来の可変分周器の構成例を示す図である。
【図５】中間値比較方式を採用した従来の可変分周器の第１の構成例を示す図である。
【図６】中間値比較方式を採用した従来の可変分周器の第２の構成例を示す図である。
【図７】従来のシングルカウンタ方式の可変分周器におけるカウント値の遷移を示すグラフである。
【符号の説明】
１１……ＤＭＰＳ、１２……２進ダウンカウンタ、１３……検出器、１４……Ｄ−ＦＦ
【発明の属する技術分野】
本発明は、入力された信号を任意の分周比で分周する可変分周器および分周制御方法に関し、特に、プリスケーラと１つのカウンタとを具備する可変分周器および分周制御方法に関する。
【０００２】
【従来の技術】
近年、高周波のクロック信号を任意の分周比で分周するニーズがますます高まっている。特に、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）を用いたクロック合成のように、ＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒｓ）の出力クロック信号を任意の分周比でフィードバックして、基準クロックと位相比較する回路の需要が高まっており、この回路に使用される可変分周器に対して、高速化および低消費電力化が要求されている。
【０００３】
このような要求を満たすために、従来では、プリスケーラとして単一分周数の高速固定分周器を配置し、その後段に分周数可変の中低速分周器を配置した２段構成の可変分周器が用いられていた。この構成の可変分周器では、入力クロック信号の周波数を、プリスケーラによって後段の中低速分周器の動作し得る値まで低下させることで、簡単な構成でありながら高速のクロック信号に対する分周動作が可能となっている。しかし、プリスケーラの分周数をＰ、後段の中低速分周器の分周数をＭとすると、可変分周器全体の分周数Ｎｔ１は（Ｐ＊Ｍ）となる。すなわち、分周数Ｎｔ１はプリスケーラの分周数Ｐの整数倍となり、周波数の分解能が粗くなるという欠点があった。
【０００４】
これに対して、プリスケーラとして２つの分周数での分周動作が可能なデュアルモデュラスプリスケーラ（ＤＭＰＳ）を用いた、パルススワロ方式といわれる可変分周器が知られている。その代表的な構成として、Ｐおよび（Ｐ＋１）の２つの分周数をもつＤＭＰＳと、マスタカウンタおよびスワロカウンタとを具備し、ＤＭＰＳの分周数の切り換えを、後段のマスタカウンタおよびスワロカウンタを用いて制御する可変分周器が知られている。このような可変分周器では、マスタカウンタおよびスワロカウンタの各分周数をＭ、Ｓとすると、全体の分周数Ｎｔ２は（Ｐ＊Ｍ＋Ｓ）となり、任意の分周数での分周動作が可能であるが、２つのカウンタが設けられ、かつそれらが同時にアクティブになる期間があることから、回路規模や消費電力が大きくなるという欠点がある。
【０００５】
このようなパルススワロ方式の可変分周器の欠点を解消するために、後段の各カウンタを統合して単一のシングルプログラマブルカウンタのみを設けた可変分周器が考えられている。このようなシングルカウンタ方式の従来の可変分周器としては、以下のようなものがあった。
【０００６】
その１つとして、２進カウンタにカウントさせる設定値としてあらかじめ２つの値を用意し、一方の値のカウントが終了すると他方の値を設定するようにして、２つの設定値を交互に切り換えてカウントを行い、設定値を切り換えるたびにプリスケーラの分周数を切り換える構成を有する可変分周器があった（例えば、特許文献１参照）。このような可変分周器は、全体の分周動作の１周期分の間に２進カウンタの設定値が２回ロードされるものであり、例えばダブルローディング方式等と呼ばれる。ここで、同様な方法で分周比の制御が行われる可変分周器について、図４を用いて説明する。
【０００７】
図４は、ダブルローディング方式を採用した従来の可変分周器の構成例を示す図である。
図４に示す可変分周器は、ＤＭＰＳ４１、２進ダウンカウンタ４２、セレクタ４３、検出器４４、Ｄ−ＦＦ（ディレイ−フリップフロップ）４５および４６を具備する。
【０００８】
ＤＭＰＳ４１は、入力クロック信号を分周数Ｐおよび（Ｐ＋１）で分周して、２進ダウンカウンタ４２に出力する。２進ダウンカウンタ４２には、カウント初期値Ｎ１およびＮ２のいずれかがセレクタ４３によって選択され、設定される。検出器４４は、２進ダウンカウンタ４２のカウント値が“０”であるか否かを検出し、“０”となった場合に検出信号を出力する。そして、この検出信号により２進ダウンカウンタ４２の初期値ロードタイミングが与えられる。従って、２進ダウンカウンタ４２には、“０”までのカウントダウンが行われるたびにカウント初期値Ｎ１およびＮ２が交互に設定される。
【０００９】
Ｄ−ＦＦ４５は、検出器４４による検出信号を、ＤＭＰＳ４１からの分周クロック信号でラッチして出力する。Ｄ−ＦＦ４６では、Ｄ−ＦＦ４５からの出力信号がクロック入力端子に入力され、反転出力信号がデータ入力端子にフィードバックされる。これにより、Ｄ−ＦＦ４５からの出力信号がＨレベルとなるたびに、Ｄ−ＦＦ４６からの出力信号のレベルが反転する。また、このＤ−ＦＦ４５の出力信号のレベルに応じて、セレクタ４３における選択信号と、ＤＭＰＳ４１における分周数とが切り換えられる。
【００１０】
従って、ＤＭＰＳ４１からの分周クロック信号のＮ１周期分の間は、ＤＭＰＳ４１は分周数（Ｐ＋１）で動作し、分周クロック信号のＮ２周期分の間は、ＤＭＰＳ４１は分周数Ｐで動作する。全体の分周数Ｎｔ３は、（（Ｐ＋１）＊Ｎ１＋Ｐ＊Ｎ２）となる。
【００１１】
また、シングルカウンタ方式との他の可変分周器として、分周動作の１周期分の間にカウンタに対して１回だけカウント初期値を設定する方式の可変分周器も考えられていた。この可変分周器は、分周動作の１周期の間におけるカウンタのカウント数に対する中間的な値を比較して、プリスケーラの分周数を切り換える構成を有し、例えば中間値比較方式等と呼ばれる。
【００１２】
図５は、中間値比較方式を採用した従来の可変分周器の第１の構成例を示す図である。
図５に示す可変分周器は、ＤＭＰＳ５１、２進ダウンカウンタ５２、検出器５３および５４、Ｄ−ＦＦ５５、およびＲＳ−ＦＦ５６を具備する。
【００１３】
図４と同様に、ＤＭＰＳ５１による分周クロック信号は、２進ダウンカウンタ５２に出力される。２進ダウンカウンタ５２には、全体の分周動作の１周期分をカウントするカウント初期値（Ｎ１＋Ｎ２）が設定される。また、検出器５３は、２進ダウンカウンタ５２のカウント値が“０”となったときに検出信号を出力する。この検出信号が２進ダウンカウンタ５２の初期値ロードタイミングを与え、２進ダウンカウンタ５２は（Ｎ１＋Ｎ２）分のカウントを繰り返す。
【００１４】
また、Ｄ−ＦＦ５５は、検出器５３からの検出信号をＤＭＰＳ５１からの分周クロック信号でラッチして出力する。このＤ−ＦＦ５５の出力信号は、可変分周器の出力クロック信号となるとともに、ＲＳ−ＦＦ５６のリセット入力端子に入力される。一方、検出器５４は、２進ダウンカウンタ５２のカウント値が中間的な値であるＮ１となった場合に検出信号を出力し、この検出信号はＲＳ−ＦＦ５６のセット入力端子に入力される。ＲＳ−ＦＦ５６の出力信号はＤＭＰＳ５１の分周数を制御する信号となり、これにより、２進ダウンカウンタ５２がＮ１だけカウントする間、ＤＭＰＳ５１には分周数として（Ｐ＋１）が設定され、次にＮ２だけカウントする間、分周数としてＰが設定される。
【００１５】
なお、同様な方式によりＤＭＰＳの分周数を切り換える分周器として、ＤＭＰＳからの出力信号を、２つのＪＫ−ＦＦで構成した４進アップカウンタにクロック信号として供給し、前段および後段の各ＪＫ−ＦＦのＱ出力を論理積演算した信号を、ＤＭＰＳの分周比切り換え信号とする構成の分周器があった（例えば、特許文献２参照）。
【００１６】
さらに、中間値比較方式の可変分周器の他の例として、２進ダウンカウンタのカウント値を負数まで拡大し、このカウント値が“０”となったときにプリスケーラの分周比を切り換え、さらにカウント値が所定の負数となったことが検出されると、プリスケーラの分周比をさらに切り換えるとともに、プリスケーラに所定の値を設定する構成を有する可変比率分周器も考えられている（例えば、特許文献３参照）。ここで、同様な方法で分周比の制御が行われる可変分周器について、図６を用いて説明する。
【００１７】
図６は、中間値比較方式を採用した従来の可変分周器の第２の構成例を示す図である。
図６に示す可変分周器は、ＤＭＰＳ６１、２進ダウンカウンタ６２、検出器６３および６４、Ｄ−ＦＦ６５、およびＲＳ−ＦＦ６６を具備する。この可変分周器は、図５に示した可変分周器において、検出器５３および５４での比較値を変更した構成とし、２進ダウンカウンタ５２のカウント初期値を変更したものとなっている。
【００１８】
２進ダウンカウンタ６２のカウント初期値として、全体の分周動作でのカウント数に対して中間的な値であるＮ１が設定される。検出器６４は、２進ダウンカウンタ６２のカウント値が“０”となったとき検出信号を出力し、この検出信号はＲＳ−ＦＦ６６のセット入力端子に入力される。また、検出器６３は、２進ダウンカウンタ６２のカウント値が“−Ｎ２”となったときに検出信号を出力する。この検出信号は２進ダウンカウンタ６２の初期値ロードタイミングを与え、これにより２進ダウンカウンタ６２は、Ｎ１〜−Ｎ２までのカウントを行う。さらに、検出器６３からの検出信号は、Ｄ−ＦＦ６５でラッチされてＲＳ−ＦＦ６６のリセット入力端子に入力される。これにより、２進ダウンカウンタ６２がＮ１分だけカウントする間、ＤＭＰＳ６１には分周数として（Ｐ＋１）が設定され、さらにＮ２分だけカウントする間、分周数としてＰが設定される。
【００１９】
ここで、図７は、上記のシングルカウンタ方式の可変分周器におけるカウント値の遷移を示すグラフである。
図５に示した可変分周器の場合、図７（Ａ）に示すように、２進ダウンカウンタ５２は（Ｎ１＋Ｎ２）から“０”までのカウント動作を行う。そして、ＤＭＰＳ５１からの分周クロック信号のＮ１周期分の間は、ＤＭＰＳ５１は分周数（Ｐ＋１）で動作し、分周クロック信号のＮ２周期分の間は、ＤＭＰＳ５１は分周数Ｐで動作する。
【００２０】
一方、図６に示した可変分周器の場合、図７（Ｂ）に示すように、２進ダウンカウンタ６２はＮ１から−Ｎ２までのカウント動作を行う。そして、ＤＭＰＳ６１からの分周クロック信号のＮ１周期分の間は、ＤＭＰＳ６１は分周数（Ｐ＋１）で動作し、分周クロック信号のＮ２周期分の間は、ＤＭＰＳ６１は分周数Ｐで動作する。
【００２１】
【特許文献１】
米国特許４，０５３，７３９号明細書（第２頁−第３頁、第１図）
【特許文献２】
特許第２５７１６２２号公報（第２頁、第１図）
【特許文献３】
特許第２９７８２９６号公報（第４頁、第１図）
【００２２】
【発明が解決しようとする課題】
しかし、上記のシングルカウンタ方式の可変分周器では、以下のような問題点があった。まず、図４に示したダブルローディング方式の可変分周器の場合、例えばセレクタ４３のように、２進ダウンカウンタ４２に対する２つの設定値を切り換えて出力するための構成が必要で、これらの設定値のビット幅が大きくなると回路規模が大きくなることが問題となる。
【００２３】
これに対して、図５に示した中間値比較方式の可変分周器の場合には、２進ダウンカウンタ５２に対する設定値を１つとしたことで上記の問題を解決している。しかし、検出器５４におけるＮ１の検出動作遅延が大きくなると、ＤＭＰＳ５１の分周数の切り換えタイミングに誤差が生じて、所望の分周数を達成できなくなる。このことは、２進ダウンカウンタ５２の動作速度を制約することにもなり、可変分周器全体の性能低下の原因となることが問題となる。
【００２４】
これに対して、図６に示した中間値比較方式の可変分周器の場合は、検出器６４での検出基準値を“０”とすることで高速な検出動作を可能とし、ＤＭＰＳ６１の制御タイミングに余裕が生まれる。しかし、その後段のＲＳ−ＦＦ６６によるラッチ動作においても遅延が発生するため、さらなる高速化が行われたときに誤動作が発生することが考えられる。また、２進ダウンカウンタ６２において正数から負数までのカウントが行われるので、カウント値の最上位ビットをサインビットに設定する必要があり、２進ダウンカウンタ６２のビット幅が増加する。従って、回路規模が大きくなり、動作速度を制約する要因ともなる。
【００２５】
本発明はこのような課題に鑑みてなされたものであり、カウンタのビット幅を増大させずに、より安定的な高速動作が可能とされた可変分周器を提供することを目的とする。
【００２６】
また、本発明の他の目的は、カウンタのビット幅を増大させずに、より安定的な高速動作が可能とされた分周制御方法を提供することである。
【００２７】
【課題を解決するための手段】
本発明では上記課題を解決するために、入力された信号を任意の分周数で分周する可変分周器において、入力される分周制御信号のレベルに応じて入力クロック信号を分周する分周手段と、前記分周手段によって生成された分周クロック信号に同期して、第１の設定値から、前記第１の設定値より小さい負数である第２の設定値までのカウントダウンを行うカウント手段とを有し、前記カウント手段によるカウント値の最上位ビットを前記分周制御信号および出力クロック信号とすることを特徴とする可変分周器が提供される。
【００２８】
このような可変分周器では、入力クロック信号が分周手段により分周され、この分周手段の分周数は、分周制御信号のレベルに応じて切り換えられる。また、カウント手段により、分周手段によって生成された分周クロック信号に同期して、第１の設定値からこれより小さい負数である第２の設定値までのカウントダウンが行われる。さらに、カウント手段によるカウント値の最上位ビットが、分周制御信号として分周手段に直接的に供給されるとともに、出力クロック信号として出力される。これにより、カウント手段によるカウント値の符号が変化するタイミングで分周手段の分周数が切り換えられ、このとき出力クロック信号のレベルが変化する。
【００２９】
また、例えば、分周手段における分周数がＰおよび（Ｐ＋１）であり、可変分周器全体の分周数である全体分周数を（Ｐ＋０．５）で除算して得られる商の小数点以下第１位を四捨五入した整数部をＮとしたとき、全体分周数から（Ｐ＊Ｎ）を減算した値を第１の設定値とし、Ｎから第１の設定値を減算した値を第２の設定値の絶対値としてもよい。これにより、第１および第２の設定値として、互いに絶対値の近い値が設定される。
【００３０】
また、本発明では、入力された信号を任意の分周数で分周するための分周制御方法において、入力クロック信号を複数の分周数のうちのいずれかで分周するプリスケーラにより生成された分周クロック信号に同期して、第１の設定値から、前記第１の設定値より小さい負数である第２の設定値までのカウントダウンを行い、そのカウント値の最上位ビットの値に応じて前記プリスケーラの分周数を切り換えるとともに、前記最上位ビットを出力クロック信号とすることを特徴とする分周制御方法が提供される。
【００３１】
このような分周制御方法では、入力クロック信号がプリスケーラにより複数の分周数のうちのいずれかで分周され、分周クロック信号に同期して、第１の設定値からこれより小さい負数である第２の設定値までのカウントダウンが行われる。また、そのカウント値の最上位ビットの値に応じて、プリスケーラの分周数が直接的に切り換えられるとともに、最上位ビットが出力クロック信号として出力される。これにより、カウント値の符号が変化するタイミングでプリスケーラの分周数が切り換えられ、このとき出力クロック信号のレベルが変化する。
【００３２】
また、例えば、プリスケーラにおける分周数がＰおよび（Ｐ＋１）であり、全体の分周数を（Ｐ＋０．５）で除算して得られる商の小数点以下第１位を四捨五入した整数部をＮとしたとき、全体の分周数から（Ｐ＊Ｎ）を減算した値を第１の設定値とし、Ｎから第１の設定値を減算した値を第２の設定値の絶対値としてもよい。これにより、第１および第２の設定値として、互いに絶対値の近い値が設定される。
【００３３】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
図１は、本発明の実施の形態に係る可変分周器の構成例を示す図である。
【００３４】
図１に示す可変分周器は、入力されたクロック信号ＣＬＫＩＮを分周するＤＭＰＳ１１と、ＤＭＰＳ１１により分周された分周クロック信号ＰＣＬＫをカウントする２進ダウンカウンタ１２と、２進ダウンカウンタ１２のカウント値から特定の値を検出する検出器１３と、検出器１３からの検出信号をラッチするＤ−ＦＦ１４とを具備する。
【００３５】
ＤＭＰＳ１１は、入力されたクロック信号ＣＬＫＩＮを２つの分周数Ｐおよび（Ｐ＋１）のいずれかで分周する。このＤＭＰＳ１１の分周数は、分周制御信号ＰＣＴＲのレベルに応じて切り換えられる。本実施の形態では、分周制御信号ＰＣＴＲがＬレベルのとき分周数（Ｐ＋１）、Ｈレベルのとき分周数Ｐに設定される。
【００３６】
２進ダウンカウンタ１２は、ＤＭＰＳ１１によって分周された分周クロック信号ＰＣＬＫの入力を受け、これに同期してカウントダウン動作を行う。この２進ダウンカウンタ１２は、入力されるロード信号ＬＯＡＤがＨレベルとなったタイミングで、カウント初期値としてＮ１をロードする。また、２進ダウンカウンタ１２のカウント値は、最上位ビットをサインビットとした所定ビット数のデータとして検出器１３に供給される。さらに、そのカウント値の最上位ビット（ＭＳＢ：Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）だけは、分周制御信号ＰＣＴＲとしてＤＭＰＳ１１に供給されるとともに、クロック信号ＣＬＫＯＵＴ２として外部に出力される。
【００３７】
検出器１３は、２進ダウンカウンタ１２のカウント値が−Ｎ２となったか否かを検出し、検出されたときに検出信号をＨレベルとする。この検出信号はＤ−ＦＦ１４のデータ入力端子に出力されるとともに、ロード信号ＬＯＡＤとして２進ダウンカウンタ１２に供給される。
【００３８】
Ｄ−ＦＦ１４は、ＤＭＰＳ１１からの分周クロック信号ＰＣＬＫに同期して、検出器１３からの検出信号をラッチして出力する。このラッチ出力はクロック信号ＣＬＫＯＵＴ１として外部に出力される。
【００３９】
この可変分周器では、２進ダウンカウンタ１２のカウント値のうち、正負の符号を示す最上位ビットが、分周制御信号ＰＣＴＲとして直接的にＤＭＰＳ１１に供給される。このような構成により、２進ダウンカウンタ１２の出力段に検出器やラッチ回路等の分周制御回路が設けられないので、分周制御信号ＰＣＴＲの出力に遅延が生じにくいことが特徴となっている。また、クロック信号ＣＬＫＯＵＴ１およびＣＬＫＯＵＴ２は、後述するように、必要に応じて選択して出力される。
【００４０】
図２は、この可変分周器における出力信号を示すタイムチャートである。以下、このタイムチャートを用いて、上記の可変分周器の動作について説明する。
まず、２進ダウンカウンタ１２のカウント値が−Ｎ２となると、検出器１３から検出信号が出力され、２進ダウンカウンタ１２へのロード信号ＬＯＡＤがＨレベルとなる。そして、次に分周クロック信号ＰＣＬＫがＨレベルとなった時点（タイミングＴ２０１）で、２進ダウンカウンタ１２にはカウント初期値としてＮ１がロードされる。なお、ここではＮ１として正の値が設定されるものとする。これにより、２進ダウンカウンタ１２のカウント値の最上位ビットが“０”となり、分周制御信号ＰＣＴＲおよびクロック信号ＣＬＫＯＵＴ２がＬレベルとなる。また、分周制御信号ＰＣＴＲのレベル変化に応じて、ＤＭＰＳ１１の分周数が（Ｐ＋１）に設定される。なお、このとき、Ｄ−ＦＦ１４から出力されるクロック信号ＣＬＫＯＵＴ１が、分周クロック信号ＰＣＬＫの１周期分だけＨレベルとなる。
【００４１】
この後、（Ｐ＋１）分周された分周クロック信号ＰＣＬＫの入力に従って、２進ダウンカウンタ１２によるカウントダウンが行われる。そして、カウント値が−１となると（タイミングＴ２０２）、その最上位ビットが“１”となり、分周制御信号ＰＣＴＲおよびクロック信号ＣＬＫＯＵＴ２がともにＨレベルとなる。これにより、ＤＭＰＳ１１の分周数がＰに切り換えられる。
【００４２】
さらにこの後、Ｐ分周された分周クロック信号ＰＣＬＫの入力に従って、２進ダウンカウンタ１２によるカウントダウンが行われ、カウント値が−Ｎ２となると、検出器１３からの検出信号がＨレベルとなる。従って、次の分周クロック信号ＰＣＬＫの入力タイミング（タイミングＴ２０３）で、カウント値の最上位ビットが“０”となり、分周制御信号ＰＣＴＲおよびクロック信号ＣＬＫＯＵＴ２がともにＬレベルとなって、ＤＭＰＳ１１の分周数が（Ｐ＋１）に切り換えられる。また、Ｄ−ＦＦ１４からのクロック信号ＣＬＫＯＵＴ１が、分周クロック信号ＰＣＬＫの１周期分だけＨレベルとなる。
【００４３】
以上の動作により、２進ダウンカウンタ１２のカウント値が０以上の期間ではＤＭＰＳ１１の分周数が（Ｐ＋１）に設定され、カウント値が負の数となる期間では分周数がＰに設定される。従って、Ｎ１およびＮ２の設定に応じて、可変分周器全体として任意の分周数でクロック信号ＣＬＫＩＮを分周することが可能となる。
【００４４】
このような構成により、２進ダウンカウンタ１２の出力値の最上位ビットが、分周制御信号ＰＣＴＲとして直接的にＤＭＰＳ１１に供給されて、分周数が切り換えられる。従って、入力されるクロック信号ＣＬＫＩＮの周波数が高くなった場合にも、分周クロック信号ＰＣＬＫの出力タイミングに対する分周制御信号ＰＣＴＲの入力遅延が生じにくくなり、分周数の切り換え誤動作の発生率が減少し、高速動作時の安定性が向上する。
【００４５】
ところで、上記構成の可変分周器では、２進ダウンカウンタ１２のカウント値の最上位ビットがサインビットとされていることから、Ｎ１およびＮ２をできるだけ小さくして２進ダウンカウンタ１２のビット幅を抑制し、その回路規模を小さくすることが望ましい。上記の構成では、検出器１３の検出基準値を負の数としたことにより、Ｎ１およびＮ２として互いにできるだけ近い値を選択することで、全体の分周数が大きい場合にもＮ１およびＮ２の値を減少させ、カウント値のビット幅の増加を抑制することが可能となる。
【００４６】
このために、Ｎ１およびＮ２について以下のような算出方法を採用する。まず、上記の可変分周器全体の分周数Ｎｔは、以下の式（１）で表される。
【００４７】
【数１】
Ｐｔ＝（Ｐ＋１）＊Ｎ１＋Ｐ＊Ｎ２＝Ｐ＊（Ｎ１＋Ｎ２）＋Ｎ２ ………（１）
ここで、Ｎ１およびＮ２の各値をできるだけ近づけるために、上記の式（１）において、Ｎ＝Ｎ１＋Ｎ２、Ｎ１＝Ｎ２と仮定して、以下の式（２）のように変形する。そして、Ｎは自然数であることから、以下の式（３）によりＮを概算する。
【００４８】
【数２】
Ｎｔ＝Ｐ＊Ｎ＋Ｎ／２＝（Ｐ＋１／２）＊Ｎ ………（２）
Ｎ＝ＩＮＴ［Ｎｔ／（Ｐ＋１／２）］ ………（３）
ただし、ＩＮＴ［ｘ］はｘの小数点以下第１位を四捨五入した整数部を示す。そして、概算されたＮを基にして、Ｎ１およびＮ２をそれぞれ以下の式（４）および（５）から算出する。
【００４９】
【数３】
Ｎ１＝Ｎｔ−Ｐ＊Ｎ ………（４）
Ｎ２＝Ｎ−Ｎ１ ………（５）
一例として、Ｐ＝４、Ｎｔ＝１７１の場合、上記の式（２）〜（５）より、Ｎ１＝Ｎ２＝１９となる。これに対して、Ｎ１およびＮ２に対する他の算出方法としては、例えば、上記の式（１）について、ＰｔをＰで除算した値の整数部が（Ｎ１＋Ｎ２）で、そのときの余りがＮ１であると考えて算出する方法がある。この場合、ＮｔをＰで除算した値の整数部を（Ｎ１＋Ｎ２）とし、この値にＰを乗算した値をＮｔから減算してＮ１とすることで、Ｎ１およびＮ２が求められる。この算出方法では、例示したＰ＝４、Ｎｔ＝１７１のときに、Ｎ１＝３、Ｎ２＝３９となるため、上記の式（２）〜（５）に従って算出した場合には、２進ダウンカウンタ１２のビット幅を１ビット分削減することができる。
【００５０】
ところで、このようにＮ１およびＮ２の値を近づけることにより、出力されるクロック信号ＣＬＫＯＵＴ２のデューティ比を５０％に近づける効果も生まれる。このことについて、以下の図３を用いて説明する。
【００５１】
図３は、可変分周器におけるカウント値の遷移を示すグラフである。
図３では、上記の式（２）〜（５）に従ってＮ１およびＮ２を算出した場合のカウント値の遷移について、グラフＬ１で示している。なお、この方法で算出したＮ１およびＮ２を、図３ではそれぞれＮ１＿１、Ｎ２＿１と表している。これに対して、上述した他の方法により算出した場合のカウント値の遷移について、グラフＬ２で示している。なお、この方法で算出したＮ１およびＮ２を、図３ではそれぞれＮ１＿２、Ｎ２＿２と表している。
【００５２】
上記の式（１）について、ＰｔをＰで除算した値の整数部が（Ｎ１＋Ｎ２）で、そのときの余りがＮ１であると考えてＮ１およびＮ２を算出した場合、Ｎ１の値はＰの値より必ず小さくなる。このことから、ＤＭＰＳ１１における分周数に対して全体の分周数が相対的に大きくなった場合には、Ｎ１と比較してＮ２が極端に大きくなる。図３において、ＤＭＰＳ１１の分周数が（Ｐ＋１）となる期間は、クロック信号ＣＬＫＩＮの（（Ｐ＋１）＊Ｎ１＿２）周期分となり、Ｐとなる期間はクロック信号ＣＬＫＩＮの（Ｐ＊Ｎ２＿２）周期分となる。従って、Ｎ１よりＮ２が極端に大きい場合は、グラフＬ２のようにクロック信号ＣＬＫＯＵＴ２のデューティ比は５０％から大きく離れてしまう。
【００５３】
一方、グラフＬ１の場合は、Ｐの値に関係なくＮ１＿１およびＮ２＿２が算出され、またこれらの値が近づくように算出されるので、デューティ比が５０％により近づけられる。
【００５４】
このように、クロック信号ＣＬＫＯＵＴ２のデューティ比を５０％に近づける効果は、ＤＭＰＳ１１の分周数に対して全体の分周数が大きい場合に特に有効である。例えば、例示したＰ＝４、Ｎｔ＝１７１の場合はデューティ比が４４．４％となる。これに対して、Ｐ＝４、Ｎｔ＝２９の場合、Ｎ１＝５、Ｎ２＝１でデューティ比が１３．８％となり、５０％から大きく離れる。例えばＰ＝４の場合には、Ｎｔが“８４”より大きい場合にデューティ比を５０％±１０％の範囲に収めることが可能となる。
【００５５】
ところで、上記構成の可変分周器では、ＮｔがＰまたは（Ｐ＋１）の整数倍である場合には、ＤＭＰＳ１１はいずれかの分周数でのみ動作する。すなわち、この場合には２進ダウンカウンタ１２のカウント値の符号が変化しないため、クロック信号ＣＬＫＯＵＴ２のレベルが変化しない。従って、このような場合には、Ｄ−ＦＦ１４からのクロック信号ＣＬＫＯＵＴ１を選択して外部に出力する必要がある。このために例えば、上記構成の可変分周器において、ＤＭＰＳ１１の分周数と全体の分周数とに応じて、クロック信号ＣＬＫＯＵＴ１またはＣＬＫＯＵＴ２のいずれかを選択的に出力する回路をさらに設けることが望ましい。
【００５６】
以上のようにＮ１およびＮ２を算出することにより、２進ダウンカウンタ１２のビット幅を大きくせずに全体の分周数を増加させることができ、なおかつシングルカウンタ方式であることから、回路規模の増大を防止し、消費電力を低減することができる。これとともに、より５０％に近いデューティ比を有するクロック信号を生成することができる。従って、製造コストや消費電力が低く、高速動作時にも安定的に動作する小型の可変分周器が実現される。
【００５７】
なお、上記構成の可変分周器では、２進ダウンカウンタ１２のカウント値がＮ１から“０”となる期間をＤＭＰＳ１１の分周数を（Ｐ＋１）とする期間としているために、実際に２進ダウンカウンタ１２にロードすべき初期値は（Ｎ１−１）となる。このため、例えばＮ１＝１あるいはＮ１＝０とする場合には実際の初期値はそれぞれ“０”“−１”となるが、本実施の形態では負の数のカウントが可能であることから、このような初期値が直接入力された場合にも正常に動作する。
【００５８】
【発明の効果】
以上説明したように、本発明の可変分周器では、カウント手段により、分周クロック信号に同期して第１の設定値からこれより小さい負数である第２の設定値までのカウントダウンが行われ、そのカウント値の符号が変化するタイミングで、カウント値の最上位ビットにより分周手段の分周数が直接的に切り換えられる。従って、カウント値の出力動作と分周手段での分周数の切り換え動作との間で発生される遅延量が抑制され、入力クロック信号が高速化された場合にも、安定的に動作させることが可能となる。
【００５９】
また、例えば、分周手段における分周数がＰおよび（Ｐ＋１）であり、可変分周器全体の分周数である全体分周数を（Ｐ＋０．５）で除算して得られる商の小数点以下第１位を四捨五入した整数部をＮとしたとき、全体分周数から（Ｐ＊Ｎ）を減算した値を第１の設定値とし、Ｎから第１の設定値を減算した値を第２の設定値の絶対値とすることにより、第１および第２の設定値として互いに絶対値の近い値が設定されるので、カウント手段のビット幅を縮小させ、回路規模を小さくすることが可能となるとともに、デューティ比が５０％付近となる出力クロック信号が得られる。
【００６０】
また、本発明の分周制御方法では、分周クロック信号に同期して第１の設定値からこれより小さい負数である第２の設定値までのカウントダウンが行われ、そのカウント値の符号が変化するタイミングで、カウント値の最上位ビットによりプリスケーラの分周数が直接的に切り換えられる。従って、カウント値の出力動作とプリスケーラでの分周数の切り換え動作との間で発生される遅延量が抑制され、入力クロック信号が高速化された場合にも、安定的に動作させることが可能となる。
【００６１】
また、例えば、プリスケーラにおける分周数がＰおよび（Ｐ＋１）であり、全体の分周数を（Ｐ＋０．５）で除算して得られる商の小数点以下第１位を四捨五入した整数部をＮとしたとき、全体の分周数から（Ｐ＊Ｎ）を減算した値を第１の設定値とし、整数部Ｎから第１の設定値を減算した値を第２の設定値の絶対値とすることにより、第１および第２の設定値として互いに絶対値の近い値が設定されるので、カウントを行う回路のビット幅を縮小させ、回路規模を小さくすることが可能となるとともに、デューティ比が５０％付近となる出力クロック信号が得られる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る可変分周器の構成例を示す図である。
【図２】本発明の実施の形態に係る可変分周器における出力信号を示すタイムチャートである。
【図３】可変分周器におけるカウント値の遷移を示すグラフである。
【図４】ダブルローディング方式を採用した従来の可変分周器の構成例を示す図である。
【図５】中間値比較方式を採用した従来の可変分周器の第１の構成例を示す図である。
【図６】中間値比較方式を採用した従来の可変分周器の第２の構成例を示す図である。
【図７】従来のシングルカウンタ方式の可変分周器におけるカウント値の遷移を示すグラフである。
【符号の説明】
１１……ＤＭＰＳ、１２……２進ダウンカウンタ、１３……検出器、１４……Ｄ−ＦＦ
Claims (6)
- 入力された信号を任意の分周数で分周する可変分周器において、
入力される分周制御信号のレベルに応じて入力クロック信号を分周する分周手段と、
前記分周手段によって生成された分周クロック信号に同期して、第１の設定値から、前記第１の設定値より小さい負数である第２の設定値までのカウントダウンを行うカウント手段と、
を有し、前記カウント手段によるカウント値の最上位ビットを前記分周制御信号および出力クロック信号とすることを特徴とする可変分周器。 - 前記カウント手段によるカウント値が前記第２の設定値となったことを検出して、前記カウント手段における前記第１の設定値の入力タイミングを与える設定値検出手段をさらに有することを特徴とする請求項１記載の可変分周器。
- 前記設定値検出手段の検出信号を前記分周手段からの前記分周クロック信号でラッチして出力するラッチ手段をさらに有し、
前記分周手段における分周数をＰおよび（Ｐ＋１）としたとき、前記可変分周器全体の分周数がＰの整数倍または（Ｐ＋１）の整数倍となった場合に、前記カウント値の最上位ビットの代わりに、前記ラッチ手段からの出力信号を前記出力クロック信号とすることを特徴とする請求項２記載の可変分周器。 - 前記分周手段における分周数はＰおよび（Ｐ＋１）であり、前記可変分周器全体の分周数である全体分周数を（Ｐ＋０．５）で除算して得られる商の小数点以下第１位を四捨五入した整数部をＮとしたとき、前記全体分周数から（Ｐ＊Ｎ）を減算した値を前記第１の設定値とし、Ｎから前記第１の設定値を減算した値を前記第２の設定値の絶対値とすることを特徴とする請求項１記載の可変分周器。
- 入力された信号を任意の分周数で分周するための分周制御方法において、
入力クロック信号を複数の分周数のうちのいずれかで分周するプリスケーラにより生成された分周クロック信号に同期して、第１の設定値から、前記第１の設定値より小さい負数である第２の設定値までのカウントダウンを行い、そのカウント値の最上位ビットの値に応じて前記プリスケーラの分周数を切り換えるとともに、前記最上位ビットを出力クロック信号とすることを特徴とする分周制御方法。 - 前記プリスケーラにおける分周数はＰおよび（Ｐ＋１）であり、全体の分周数を（Ｐ＋０．５）で除算して得られる商の小数点以下第１位を四捨五入した整数部をＮとしたとき、前記全体の分周数から（Ｐ＊Ｎ）を減算した値を前記第１の設定値とし、Ｎから前記第１の設定値を減算した値を前記第２の設定値の絶対値とすることを特徴とする請求項５記載の分周制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003119299A JP2004328301A (ja) | 2003-04-24 | 2003-04-24 | 可変分周器および分周制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003119299A JP2004328301A (ja) | 2003-04-24 | 2003-04-24 | 可変分周器および分周制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004328301A true JP2004328301A (ja) | 2004-11-18 |
Family
ID=33498556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003119299A Pending JP2004328301A (ja) | 2003-04-24 | 2003-04-24 | 可変分周器および分周制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004328301A (ja) |
-
2003
- 2003-04-24 JP JP2003119299A patent/JP2004328301A/ja active Pending
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