JP2016129342A - 高速周波数分周の方法 - Google Patents
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Abstract
Description
図1は、幾つかの実施形態が実装されうる例示の環境を示すブロック図である。図1の位相同期ループ(PLL)100は、周波数分周器110、160、及び170、位相周波数弁別器(PFD)120、ループフィルタ140、電圧制御発振器150、及び制御ブロック180を含んで図示されている。図1の構成要素及びブロックは説明のために示されているにすぎない。別の位相同期ループ実装では、これより多くの又はこれより少ない構成要素/ブロックが含まれうる。また、本開示の実施形態を他の環境内で、又は他のシステム又は構成要素の一部として用いることもできる。位相同期ループPLL100はパス101上の周波数F1の入力信号を受け取り、パス199上に周波数F2の出力信号を生成する。比F2/F1は、PLL100への入力として(例えば、パス181を介して)特定され得る。
2. 周波数分周器
M−max=7の場合(即ち、Mの値が1〜7の場合)、X=0;
M−max=15の場合、X=l;
M−max=31の場合、X=2;及び
M−max=63の場合、X=3。
一般に、M=1、2、及び3の場合、X=0である。M−maxがこれより高い値である場合、Xの値は下記関係で決定される。
2Λ(q−1)<=M−max<(2Λq)、X=(q−3)
ここで、qは任意の正の整数であり、Λは「累乗」演算を表す。
3. 2/3分周段
4. 2/3/4分周段
信号Modin[0](239−1)が0(論理低)に等しいとき、分周器220は2分周を実行し、信号221(Clkout[0])は交互に論理高及び論理低である。信号Modin[0]が1(論理高)に等しく、且つ、M[1]が0に等しい場合、分周器220は信号299(出力)の交互の半周期で2分周及び3分周を実行する。信号Modin[0]が1に等しく、且つ、M[1]が1に等しい場合、分周器220は信号299(出力)の交互の半周期で3分周及び4分周を実行する。
5. トグル/遅延段
6. プログラムブロック
P入力の生成:
Modin−en入力の生成:
M=2X〜2(x+1)−lの場合、ここで、x>=2であり、yが0〜(x−2)のEn(y)は1に設定され、y>x−2の全ての値のEn(y)は0に設定される。
上記の表現では、En(0)が段−en[0]であり、En(l)〜En(N−l)はそれぞれMODIN−EN[1]〜MODIN−EN[N]に等しい。
例えば、M=4〜7の値(即ち、x=2に対応する)の場合、段−en[0]は1に設定され、MODIN−EN[1]〜MODIN−EN[N]は0に設定される。M=8〜15の値(即ち、x=3に対応する)の場合、段−en[0]及びMODIN−EN[1]は1に設定され、MODIN−EN[2]〜MODIN−EN[N]は0に設定される。M=16〜31の値(即ち、x=4に対応する)の場合、段−en[0]、MODIN−EN[1]、及びMODIN−EN[2]は1に設定され、MODIN−EN[3]〜MODIN−EN[N]は0に設定される。
T/Dモード信号/ビット(パス243上)の生成:
EN−MOD−EXTENDの生成:
i)制御設定レジスタ1020内のビット:
a)T/D=1(トグルモード)
b)EN−MOD−EXTEND=0
c)段en[0]=0;全てのkに関して、MODIN−EN[k]=0
d)P[0]=0;P[1]=l;1より大きいすべてのkに関して、P[k]=0
ii)FF6(段210)の出力が0にリセットされる。
iii)FF3、FF4、及びFF5(段220)の各々の出力が0にリセットされる。
iv)より上位段の各々のFF1の出力が1にセットされる。より上位段の各々のFF2の出力は0にリセットされる。
Claims (20)
- 周波数分周器であって、
第1の入力信号、第1のプログラムビット、及び第1のモード信号を受け取り、第1の分周された信号及び第1の出力モード信号を生成するように結合される最下位段であって、前記第1のモード信号及び前記第1のプログラムビットが、前記最下位段によって用いられるべき分周モードを特定する、最下位段、
カスケード式に結合される複数のより上位の分周器段であって、前記複数のより上位の分周器段の各々が、直前の段の出力の周波数を、対応するプログラムビット及び対応する入力モード信号により特定される値によって分周する複数のより上位の分周器段であって、前記複数のより上位の分周器段が第1の分周器段を含み、前記第1の分周器段が第1の分周された信号を受け取り、前記第1のモード信号を生成するように結合される、複数のより上位の分周器段、及び
前記第1の出力モード信号及びモードビットを受け取り、第1の出力信号を生成するための出力段であって、前記出力段が、前記モードビットが1の論理レベルにある場合、前記第1の出力モード信号の周波数を2で分周することによって、前記第1の出力信号を生成し、そうでない場合、前記出力段が前記出力モード信号を前記第1の出力信号として転送する出力段、
を含む周波数分周器。 - 請求項1に記載の周波数分周器であって、
分周係数Mを受け取り、前記第1のプログラムビット、前記対応するプログラムビットの各々、及び前記モードビットの値を計算するためのプログラムブロックを更に含み、
前記第1の出力信号の周波数が、前記第1の入力信号の周波数の1/Mであり、前記プログラムブロックが値Pを計算し、ここで前記分周係数Mが2に等しい場合Pはゼロに等しく、Mが2より大きい場合、Pは、Mが偶数の場合M/2に等しいが、Mが奇数の場合(M−l)/2に等しく、
前記最下位段が、付加的にに第3のビットを受け取り、Mが4より大きい場合、前記第3のビットはMの2進表示の最下位ビットと同じ値を有し、そうでない場合、前記第3のビットはゼロであり、前記最下位段によって用いられるべき前記分周モードが、2分周モード、3分周モード、及び4分周モードの1つであり、そして、
前記最下位段が、Mの前記最下位ビット、前記第1のモード信号の論理レベル、及び前記第1のプログラムビットの値に基づいて、前記入力信号の周波数を、2、3、又は4に等しい係数で分周するように動作する、
周波数分周器。 - 請求項2に記載の周波数分周器であって、前記複数のより上位の分周器段の各段が、前記対応する直前の段の前記出力の前記周波数を、前記対応する入力モード信号の前記論理レベル、及び前記対応するプログラムビットの前記値に基づいて、2又は3に等しい係数で分周するように動作する、周波数分周器。
- 請求項3に記載の周波数分周器であって、
前記プログラムブロックが、前記第1のプログラムビット、前記対応するプログラムビットの各々、及び前記モードビットが整合時点よりも前に計算されていたとしても、前記整合時点においてのみ、前記第1のプログラムビットを前記最下位段に、前記対応するプログラムビットの各々を前記複数の段の前記対応する段に、前記モードビットを前記出力段に転送し、そして、
前記整合時点が、前記第1の出力信号が論理ゼロのときに前記出力モード信号の立ち上がりが起こる時点である、又は前記出力モード信号の立ち上がりが起こり、且つ、前記モードビットの前記直前の値が、前記出力段が遅延モードで動作することを特定した場合の時点である、
周波数分周器。 - 請求項4に記載の周波数分周器であって、第1のインバータを含む複数のインバータを更に含み、
前記第1の分周された信号の論理レベルが、入力として前記第1の分周器段に提供される前に、前記第1のインバータによって反転され、そして、
前記複数の前記より上位の周波数分周器段の対応する段の出力の論理レベルが、入力としてその後の段に提供される前に、対応するインバータによって反転される、
周波数分周器。 - 請求項5に記載の周波数分周器であって、前記複数のより上位の分周器段の各段が、
第1のフリップフロップであって、前記第1のフリップフロップのクロック端子が、前記第1の入力信号をクロック信号として受け取るように結合される、第1のフリップフロップ、
対応する入力モード信号と段イネーブル信号の逆数とを入力として受け取り、第1のOR出力を生成するための第1のORゲート、
前記第1のOR出力と前記第1のフリップフロップの出力とを入力として受け取り、第1のAND出力を対応する出力モード信号として生成する第1のANDゲート、
第2のフリップフロップであって、前記第2のフリップフロップのクロック端子が、前記第1の入力信号をクロック信号として受け取るように結合され、前記第2のフリップフロップの入力端子が、前記第1のAND出力を受け取るように結合される、第2のフリップフロップ、
前記第2のフリップフロップの出力と、対応するプログラムビットとを入力として受け取り、第2のAND出力を生成する、第2のANDゲート、及び、
前記第2のAND出力と前記第1のフリップフロップの出力とを入力として受け取り、第1のNOR出力を出力するための第1のNORゲートであって、前記第1のNOR出力が前記第1のフリップフロップの入力端子に結合される、第1のNORゲート、
を含み、
前記第1のフリップフロップの前記出力が、対応する分周された信号を表す、
周波数分周器。 - 請求項5に記載の周波数分周器であって、前記最下位段が、
第3のフリップフロップであって、前記第3のフリップフロップのクロック端子が、前記第1の入力信号をクロック信号として受け取るように結合される、第3のフリップフロップ、
前記第1のモード信号と第1の段イネーブル信号の逆数とを入力として受け取り、第2のOR出力を生成するための第2のORゲート、
前記第2のOR出力と前記第3のフリップフロップの出力とを入力として受け取り、第3のAND出力を前記第1の出力モード信号として生成するための第3のANDゲート、
前記第3のAND出力と第3のOR入力とを入力として受け取り、第3のOR出力を生成するための第3のORゲート、
第4のフリップフロップであって、前記第2のフリップフロップのクロック端子が、前記第1の入力信号をクロック信号として受け取るように結合され、前記第4のフリップフロップの入力端子が前記第3のOR出力を受け取るように結合される、第4のフリップフロップ、
前記第4のフリップフロップの出力と前記第1のプログラムビットとを入力として受け取り、第4のAND出力を生成するための第4のANDゲート、
前記第1の出力モード信号、前記第3のビット、及び前記第1の出力信号を入力として受け取り、第5のAND出力を生成するための第5のANDゲート、
第5のフリップフロップであって、前記第5のフリップフロップのクロック端子が、前記第1の入力信号をクロック信号として受け取るように結合され、前記第5のフリップフロップの入力端子が、前記第5のAND出力を受け取るように結合され、前記第5のフリップフロップの出力が前記第3のOR入力である、第5のフリップフロップ、
前記第4のフリップフロップの前記出力と前記第5のフリップフロップの前記出力とを受け取り、第4のOR出力を生成するための第4のORゲート、及び、
前記第4のAND出力と前記第4のOR出力とを受け取り、第2のNOR出力を生成するための第2のNORゲートであって、前記第2のNOR出力が前記第3のフリップフロップの入力端子に結合される第2のNORゲート、
を含み、
前記第3のフリップフロップの前記出力が前記第1の分周された信号である、
周波数分周器。 - 請求項5に記載の周波数分周器であって、前記出力段が、
前記第1の出力モード信号を第1の選択信号として受け取り、第1のマルチプレクサ出力を提供するための第1のマルチプレクサ、
前記第1のマルチプレクサ出力と前記第1の出力モード信号とを入力として受け取り、前記モードビットの前記値に基づき、前記第1のマルチプレクサ出力と前記第1の出力モード信号との一方を、第2のマルチプレクサ出力として提供するための第2のマルチプレクサ、及び、
第6のフリップフロップであって、前記第6のフリップフロップのクロック端子が、前記第1の入力信号をクロック信号として受け取るように結合され、前記第6のフリップフロップの入力端子が前記第2のマルチプレクサ出力を受け取るように結合される、第6のフリップフロップ、
を含み、
前記第6のフリップフロップの出力と前記第6のフリップフロップの前記出力の逆数とが入力として前記第1のマルチプレクサに提供され、前記第1のマルチプレクサが、前記第1の選択信号の前記値に基づいて、前記第6のフリップフロップの前記出力と前記第6のフリップフロップの前記出力の前記逆数との一方を第1のマルチプレクサ出力として提供し、そして、
前記第6のフリップフロップの前記出力が前記第1の出力信号である、
周波数分周器。 - 請求項5に記載の周波数分周器であって、前記プログラムブロックが、
前記分周係数Mを受け取り、第1のプログラムビット、前記対応するプログラムビットの各々、前記モードビット、及び前記第3のビットの前記値を、デコードされた出力として生成するためのデコードロジックブロック、
前記デコードされた出力を整合信号の立ち上がりで記憶するための制御設定レジスタであって、前記記憶されたデコードされた出力を、第1のプログラムビット、前記対応するプログラムビットの各々、前記モードビット、及び前記第3のビットの前記対応するものとして提供するための制御設定レジスタ、
前記第1の出力信号の論理逆数と前記モードビットの論理逆数とを受け取り、第5のOR出力を生成するための第5のORゲート、及び、
前記第5のOR出力と前記第1の出力モード信号とを入力として受け取り、前記整合信号を出力として生成するための第6のANDゲート、
を含む、周波数分周器。 - 位相同期ループであって、
入力クロック及び局所クロックを入力として受け取るように結合され、前記入力クロックの位相と前記局所クロックの位相との間の位相差に比例する比較出力を生成するための位相周波数弁別器、
前記比較出力を受け取り、対応するローパスフィルタリングされた信号を生成するためのループフィルタ、
前記ローパスフィルタリングされた信号を受け取り、中間クロックを生成するように結合される電圧制御発振器であって、前記中間クロックの周波数が前記ローパスフィルタリングされた信号の強度に比例する、電圧制御発振器、及び、
前記中間クロックを受け取り、前記中間クロックの周波数を分周係数Mで分周して前記局所クロックを生成するための第1の周波数分周器、
を含み、
前記第1の周波数分周器が、
第1の入力信号の周波数を、前記係数の、2、3、又は4の1つで分周するように設計される最下位段、
第1のより上位段を含む複数のより上位段であって、前記複数のより上位段の各々が、対応する入力信号の周波数を前記係数の2又は3の1つで分周するように設計される、複数のより上位段、及び、
最終入力信号を2で分周するか、又は分周を行わないように設計される出力段、
を含み、
前記第1の入力信号が前記中間クロックであり、前記最下位段が、前記中間クロックを受け取り、第1の分周されたクロック及び第1の出力モード信号を生成するように結合され、前記第1の分周されたクロックの周波数が前記中間クロックの前記周波数より低く、
前記第1のより上位段が、前記第1の分周されたクロックを受け取るように結合され、第2の分周されたクロックを生成し、前記第2の分周されたクロックの周波数が、前記第1の分周されたクロックの前記周波数より低く、そして、
前記最終入力信号が前記第1の出力モード信号であり、前記出力段が、前記第1の出力モード信号を受け取るように結合され、前記局所クロックを生成する、
位相同期ループ。 - 請求項10に記載の位相同期ループであって、
前記複数のより上位段の各々が、直前の段によって生成された対応するクロックの周波数を分周して、直前の段によって生成された前記対応するクロックの周波数よりも低い周波数を持つクロックを生成し、そして、
前記第1の出力モード信号の周波数が、前記複数のより上位段に含まれる最上位段によって生成された対応するクロックの周波数に等しい、
位相同期ループ。 - 請求項11に記載の位相同期ループであって、
前記第1の周波数分周器が、前記分周係数Mを受け取るためのプログラムブロックを更に含み、前記プログラムブロックが値Pを算出し、ここで、P[0]〜P[N]がPの前記2進表示のビットを表し、NがPの最上位ビットであり、0がPの前記最下位ビットであり、
前記分周係数Mが2に等しい場合、Pはゼロに等しく、
Mが2より大きい場合、Mが偶数の場合PはM/2に等しく、Mが奇数の場合Pは(M−l)/2に等しく、そして、
前記プログラムブロックが、プログラムビットとしてP[0]を前記最下位段に提供し、対応するプログラムビットとして、P[1]〜P[N]を前記より上位段のそれそれに提供する、
位相同期ループ。 - 請求項12に記載の位相同期ループであって、
前記最下位段と前記複数のより上位段の各々が、対応する入力モード信号を受け取り、前記複数のより上位段の各々が、対応する出力モード信号を生成し、前記第1のより上位段の出力モード信号が入力モード信号として前記最下位段に提供され、そして、
前記複数のより上位段内の対応する段によって生成される出力モード信号が、前記入力モード信号として直前の段に提供される、
位相同期ループ。 - 請求項13に記載の位相同期ループであって、
前記最下位段と前記複数のより上位段の各々が、対応するイネーブル信号を受け取り、そして、
前記最下位段及び前記複数のより上位段に含まれる段「k」へのイネーブル信号が論理ゼロである場合、「k」より上位の段がリセット状態に維持される、
位相同期ループ。 - 請求項14に記載の位相同期ループであって、前記最下位段が前記中間クロックの前記周波数を、前記最下位段及びP[0]に対する前記対応する入力モード信号の値に基づいて、係数2、3、及び4の1つで分周する、位相同期ループ。
- 請求項15に記載の位相同期ループであって、前記複数のより上位段の各々が、前記直前の段の前記出力の周波数を、前記対応する入力モード信号の前記値、及びビットP[1]〜P[N]の前記対応するものに基づいて、係数2及び3の1つで分周する、位相同期ループ。
- 請求項16に記載の位相同期ループであって、
Mが4以上である場合、前記出力段が前記第1の出力モード信号の前記周波数を2で分周し、そうでない場合、前記出力段が前記第1の出力モード信号を分周しないで転送し、そして、
前記プログラムブロックがモードビットを前記出力段に提供し、前記モードビットが、前記出力段が前記出力モード信号の前記周波数を2で分周するかどうかを特定する、
位相同期ループ。 - 請求項17に記載の位相同期ループであって、
P[0]〜P[N]及び前記モードビットが整合時点より前に算出されていたとしても、前記整合時点においてのみ、前記プログラムブロックが、P[0]を前記最下位段に、P[1]〜P[N]の前記対応するものを前記より上位段の前記それぞれのものに、前記モードビットを前記出力段に転送し、そして、
前記整合時点が、前記局所クロックが論理ゼロであるときに、前記出力モード信号の立ち上がりが起こる時点である、又は、前記出力モード信号の立ち上がりが起こり、且つ、前記モードビットの前記直前の値が、前記出力段が2で分周されないことを特定した場合の時点である、
位相同期ループ。 - 請求項17に記載の位相同期ループであって、第2の周波数分周器、第3の周波数分周器、及び制御ブロックを更に含み、
前記第2の周波数分周器が、外部クロックを受け取り、前記外部クロックの周波数を分周係数Nで分周して前記入力クロックを生成し、
前記第3の周波数分周器が、前記中間クロックを受け取り、前記中間クロックの周波数を分周係数Qで分周して出力クロックを生成し、
前記制御ブロックが、外部構成要素から分周係数A、B、及びCを受け取り、前記分周係数M、N、及びQを生成し、分周係数M、N、及びQが分周係数B、A、及びCにそれぞれ対応し、
前記制御ブロックが、分周係数Mを分周係数Bの値辺りで変動させ、分周係数Nの値を分周係数Aの値辺りで変動させ、そして、
前記位相同期ループの電源ON時に、前記制御ブロックが分周係数Qの値を分周係数Cより大きい値に設定し、次いで前記制御ブロックが、対応するステップにおいて、分周係数Qの前記値を分周係数Cに等しい値まで下げる、
位相同期ループ。 - 周波数分周器であって、
カスケード式に結合される複数の段であって、前記複数の段が、最下位段及び最上位(より上位の)段を含む、複数の段と、
出力段と、
を含み、
前記最下位段の入力端子が入力クロックを受け取るように結合され、前記最下位段が前記入力クロックの周波数を分周して、第1の出力端子上に第1の出力クロックを生成し、
前記より上位段の入力端子が前記第1の出力端子に結合され、前記より上位段が第2の出力クロックを生成し、前記第2の出力クロックの周波数が前記入力クロックの周波数の1/Pであり、前記より上位段が最上位出力モード信号を第2の出力端子上に生成し、
前記最下位段の別の入力端子が前記第2の出力端子に結合され、前記最下位段が第1の出力モード信号を生成し、前記第1の出力モード信号の周波数が前記第2の出力クロックの周波数に等しく、そして、
前記出力段が、前記第1の出力モード信号を受け取り、出力クロックを生成するように結合され、前記出力クロックの前記周波数が、前記第1の出力モード信号の周波数の半分であるか、又は、前記出力モード信号の前記周波数に等しいかのいずれかである、
周波数分周器。
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