CN103138747B - 基于单片机的可预置分频数的任意整数分频器 - Google Patents

Abstract

本发明涉及一种基于单片机的可预置分频数的任意整数分频器，属于100进制以内的任意整数分频的分频器。单片机与奇偶分频电路转换继电器、分频数显示单元电连接，奇偶分频电路转换继电器与奇数分频电路、偶数分频电路电连接，单片机用于给奇数分频电路、偶数分频电路预置分频数。此分频器操作简单，采用键盘输入分频数，液晶显示分频数的方式，极大的方便了用户。

Description

基于单片机的可预置分频数的任意整数分频器

技术领域

本发明提出了一种对数字时钟信号进行100进制以内的任意整数分频的分频器。它以单片机为基础，配合触发器及相应门电路，可以根据不同的输入数据对输入时钟产生不同的等占空比分频，可广泛应用于需要特定时钟频率的等占空比时钟信号的元器件或者数字电子系统中。

背景技术

分频器在数字电路系统中应用广泛，主要用来对输入时钟信号按照某一分频数分频，得到我们想要的某一时钟频率的时钟信号。这里，分频数定义为输入信号频率与输出信号频率之间的比值。

现在很多器件或者电路系统只能在一定范围的频率信号下才能正常工作，这时就需要用分频技术对时钟频率进行多样化分频了，因此分频电路要有良好的可修改性和可移植性，这样才能够方便满足分频多样化的需求。传统的方法设计的分频器往往需要设计复杂的数字逻辑电路，而且是符合某一需求的，一旦需求改变，则需要重新设计电路，因此它的可修改性和可移植性比较差。目前，也有很多方法都是基于VHDL的分频器设计，通过EDA平台将设计方案下载到FPGA等编程器件中。比如郭海青在《基于VHDL的数控分频器设计及应用》一文中实现了对输入信号的分频，但并没有实现分频系数可控，因此使用起来仍然很不方便；汪虹、李宏所写的《基于FPGA的等占空比任意整数分频器的设计》，提出了分频系数可控的等占空比的任意整数分频，但是分频数的改变需要修改程序，这便给分频系数的修改带来了困难。因此，虽然这种方法简化了硬件电路，提高了可修改性和可移植性，但分频系数的修改仍然不是很方便，而且使用FPGA无疑会增加成本。

如果仅用单片机本身对待分频信号进行分频，由于单片机的主频或引脚的翻转频率是有限的，而待分频信号的频率是不确定的，那么对高于单片机主频或者高于单片机引脚反转频率的待分频信号，必然会导致单片机分频错误。因此怎样解决因单片机主频或者单片机引脚反转频率低于待分频信号频率而导致分频错误的问题，便成为本发明首先要解决的关键问题之一；其次，奇数分频和偶数分频是存在差异的，奇数分频是存在半整数分频的，而偶数分频则不存在这个问题。因此怎样区分奇数分频和偶数分频便是本发明要解决的关键问题之二；第三，假如系统已经正确区分奇数分频和偶数分频，但如何对系统进行分频数预置，尤其是对奇数分频进行预置数，实现仅通过外部键盘输入预置分频数，系统便能够准确的对待分频信号进行奇数分频或偶数分频，这便成为本发明要解决的关键问题之三。

发明内容

本发明提供一种基于单片机的可预置分频数的任意整数分频器，以解决单片机对高于其主频或引脚翻转频率的待分频信号不能进行准确分频的问题。

本发明采取的技术方案是：单片机与奇偶分频电路转换继电器、分频数显示单元电连接，奇偶分频电路转换继电器与奇数分频电路、偶数分频电路电连接，单片机用于给奇数分频电路、偶数分频电路预置分频数。

本发明奇数分频电路的结构是，半整数产生电路与第一分频电路和第二分频电路连接。

本发明奇数分频电路的第一分频电路的结构是，第一计数单元和第一预置分频数单元分别与第一比较逻辑单元连接，该第一比较逻辑单元与第一数据锁存单元连接。

本发明奇数分频电路的第二分频电路的结构是，第二计数单元和第二预置分频数单元分别与第二比较逻辑单元连接，该第二比较逻辑单元分别与第二数据锁存单元、第一计数单元复位单元和第二计数单元复位单元连接。

本发明分频器的偶数分频电路的结构是，第三计数单元和第三预置分频数单元分别与第三比较逻辑单元连接，该第三比较逻辑单元与第三数据锁存单元和第三计数单元复位单元连接。

本发明为了能让单片机对高于其主频或引脚翻转频率的待分频信号进行准确分频，并不让单片机承担分频任务。只让单片机承担置数的任务。将单片机所控制的数据输出端直接与NPN型的三极管的基极相连，作为预设分频值端，发射极和集电极分别连接到10进制计数器的输出端和与门的输入端。通过单片机及控制的数据输出端控制三极管的通断。当单片机及控制的数据输出端为逻辑低电平0的时候，此时三极管处于截止状态，无论计数器的输出端为何值，对应的加在与门输入端上的电平都为高电平、即逻辑电平1，表示不对此端口置数；当数据输出端为逻辑高电平1的时候，计数器的输出端和与门输入端的电平是一致的，表示对此端口进行置数操作。这样，只有当满足所有条件时，即计数值到达预设分频值，实际输出才会变化。这样便实现了用单片机对高于其主频或引脚翻转频率的待分频信号进行准确分频的任务。同时可以实现了分频数预置的功能。

由于奇数分频和偶数分频是存在差异的。奇数分频是需要半整数分频的，因此为了实现单片机对任意奇数和偶数的分频，设计了奇数分频和偶数分频两种电路。通过软件编程来判断所输入数据的奇偶性，然后通过奇偶分频电路转换控制器在两个分频电路之间进行切换。在预置分频数的设置上，为了解决奇数分频中存在的半整数分频问题，在奇数分频电路的设计上采用了第一分频电路和第二分频电路，第一分频电路的功能是将其输出信号反馈并与外部输入的待分频信号经半整数产生电路获得奇数分频电路的时钟信号，而最终的分频之后的信号输出则是靠第二分频电路。

本发明的有益效果是，实现了100进制以内的任意整数分频。将奇数分频和偶数分频融为一体。其中偶数分频对任意占空比输入信号实现了等占空比分频输出的效果；奇数分频对任意等占空比输入信号实现了等占空比分频输出效果。并且此分频器操作简单，采用键盘输入分频数，液晶显示分频数的方式，极大的方便了用户。一次电路设计便可以解决了传统分频器设计中因分频数改变而需要改变电路的困扰和因此而带来的繁重劳动，可谓是“一劳永逸”。同时由于此次设计是基于单片机的任意整数分频器设计，因此，相对于采用FPGA设计的分频器来说极大的降低了成本，可广泛应用于需要特定时钟频率的等占空比时钟信号的元器件或者数字电子系统中。

附图说明

图1是本发明的系统组成框图；

图2是本发明的奇数分频电路的结构框图；

图3是本发明奇数分频电路的第一分频电路的电路结构框图；

图4是本发明奇数分频电路的第二分频电路的电路结构框图；

图5是本发明的偶数分频电路的结构框图；

图6是本发明奇数分频电路的电路原理图；

图7是本发明偶数分频电路的电路原理图；

图8是本发明半整数产生电路原理图；

图9是本发明计数单元复位单元原理图；

图10是本发明八分频电路原理图；

图11是本发明八分频后的信号波形图；

图12是本发明五分频电路原理图；

图13是本发明五分频后的信号波形图。

具体实施方式

如图1所示，整个分频系统包括单片机1、奇偶分频电路转换继电器2、奇数分频电路3、偶数分频电路4、分频数显示单元5。单片机1与奇偶分频电路转换继电器2、分频数显示单元5电连接，奇偶分频电路转换继电器与奇数分频电路3、偶数分频电路4电连接，单片机1用于给奇数分频电路3、偶数分频电路4预置分频数。

系统的工作过程为：首先，在外部数字键盘上输入相应的预置分频数数值，通过单片机对分频电路进行预置分频数，同时将此分频数在液晶屏上显示。单片机根据输入分频数的奇偶性控制奇偶分频电路转换继电器在奇数分频电路和偶数分频电路之间进行切换，然后由相应的奇数分频电路或偶数分频电路对输入时钟信号分频，并将分频后的信号输出。

如图2所示，本发明的奇数分频电路的结构框图，它由第一分频电路301、第二分频电路302和半整数分频电路303组成,CLK为外部待分频时钟信号。半整数产生电路用来为第一分频电路和第二分频电路提供计数时钟信号。此计数时钟信号由第一分频电路的输出与外部待分频时钟信号经半整数分频电路产生。

如图3所示，本发明奇数分频电路的第一分频电路的结构框图，它由第一计数单元30101、第一预置分频数单元30102、第一比较逻辑单元30103、第一数据锁存单元30104组成。CLK1为半整数产生电路产生的计数时钟脉冲。首先由单片机对第一预置数单元预置分频数；当第一计数单元的计数值与第一预置分频数单元的预置值相同时，N为奇数分频数，第一比较逻辑单元就会输出一个逻辑高电平1，否则就会输出逻辑低电平0，因此，当第一比较逻辑单元输出一个1时，就会产生一个上升沿，此上升沿信号直接触发由第一D触发器构成的第一数据锁存单元；锁存单元将此时的输出电平反馈到半整数产生电路，与输入待分频时钟信号CLK经半整数产生电路产生奇数分频电路的计数时钟脉冲CLK1。

如图4所示，本发明奇数分频电路的第二分频电路的结构框图。它由第二计数单元30201、第二预置分频数单元30202、第二比较逻辑单元30203、第二数据锁存单元30204、第一计数单元复位单元30205、第二计数单元复位单元30206组成，CLK1为半整数产生电路产生的计数时钟脉冲。将第二分频电路的第二预置分频数单元的预置值设定为当第二计数单元的计数值达到此设定值时，第二比较逻辑单元输出高电平产生上升沿，并由此上升沿触发由第二D触发器构成的第二数据锁存单元，将第二数据锁存单元的输出值输出，便能够得到最终的分频信号；同时将第二比较逻辑单元输出的高电平送至第一计数单元复位单元和第二计数单元复位单元，使所有计数器的复位清零端，将计数器复位，重新计数进行循环分频。

如图5所示，本发明分频器的偶数分频电路的结构框图。它由第三计数单元401、第三预置分频数单元402、第三比较逻辑单元403、第三数据锁存单元404、第三计数单元复位单元405组成，CLK为外部待分频时钟信号。当第三计数单元的计数值达到第三预置分频数单元的预设值的时候，N偶数分频数，第三比较逻辑单元会置1产生上升沿，继而触发由第三D触发器构成的第三数据锁存单元，将第三数据锁存单元的输出值输出。并将第三比较逻辑单元的输出值送至第三计数单元复位单元，复位计数器，重新计数进行循环分频。

图6是本发明实施例的分频器的奇数分频电路的电路连接实施例。图中所有芯片共地，共电源。第一分频电路301中，10进制计数器U2、10进制计数器U3的7、9、10引脚接VCC，计数器U2的引脚2接异或门U1的端口2，计数器U2的引脚1和计数器U3的引脚1接第二分频电路302中非门U22的端口1，确保达到计数值时，计数器复位，计数器重新计数。计数器U2的引脚15与计数器U3的2引脚相连。计数器U2的14、13、12、11引脚和计数器U3的14、13、12、11引脚分别于三极管Q1、Q2、Q3、Q4、Q5、Q6、Q7、Q8的发射极相连；三极管Q1、Q2、Q3、Q4、Q5、Q6、Q7、Q8的集电极分别与与门U6的管脚0、与门U6的管脚1、与门U8的管脚0、与门U8的管脚1、与门U9的管脚0、与门U9的管脚1、与门U10的管脚0、与门U10的管脚1相连。三极管Q1、Q2、Q3、Q4、Q5、Q6、Q7、Q8的基极A1、A2、A3、A4、A5、A6、A7、A8分别于单片机控制的预置数的8个引脚相连（此处的预置数应为，为分频数）。与门U6的管脚2和与门U8的管脚2分别连接至与门U7的管脚0和与门U7的管脚1。与门U9的管脚2和与门U10的管脚2分别连接至U11的与门管脚0和与门U11的管脚1，与门U7的管脚2和与门U11的管脚2分别连接至与门U12的管脚0和与门U12的管脚1，与门U12的管脚2连接至D触发器U13的引脚3。D触发器U13的端口6与端口2相接，D触发器U13的端口4和端口5直接接VCC。D触发器U13的端口5与异或门U1的端口0相接，跟和U1端口1相接的外部待分频时钟信号CLK组成半整数产生电路303。第二分频电路302中，十进制计数器U4、十进制计数器U5的7、9、10引脚接VCC，十进制计数器U4的引脚2接异或门U1的2端口，十进制计数器U4的引脚1和十进制计数器U5的引脚1和非门U22的端口1相连，确保达到计数值时，计数器复位，计数器重新计数。十进制计数器U4的引脚15与十进制计数器U5的2引脚相连。十进制计数器U4的14、13、12、11引脚和十进制计数器U5的14、13、12、11引脚分别于三极管Q9、Q10、Q11、Q12、Q13、Q14、Q15、Q16的发射极相连；三极管Q9、Q10、Q11、Q12、Q13、Q14、Q15、Q16的集电极分别于与门U14的管脚0、与门U14的管脚1、与门U16的管脚0、与门U16的管脚1、与门U17的管脚0、与门U17的管脚1、与门U18的管脚0、与门U18的管脚1相连。三极管Q9、Q10、Q11、Q12、Q13、Q14、Q15、Q16的基极B1、B2、B3、B4、B5、B6、B7、B8分别于单片机控制的预置数的8个引脚相连；此处的预置数应为N为奇数分频数。与门U14的管脚2和与门U16的管脚2分别连接至与门U15的管脚0和与门U15的管脚1。与门U17的管脚2和与门U18的管脚2分别连接至与门U19的管脚0和与门U19的管脚1，与门U15的管脚2和与门U19的管脚2分别连接至与门U20的管脚0和与门U20的管脚1，与门U20的管脚2连接至D触发器U21的引脚3和U22的端口0。D触发器U21的端口6与D触发器U21的端口2相接，D触发器U21的端口4和端口5直接接VCC。D触发器U21的端口5作为为奇数分频后信号的输出端口输出。

由图可以看出第一分频电路由两个十进制计数器U2、U3，D触发器，与门，NPN型三极管构成。两个计数器串联构成100进制计数器。将外部输入时钟脉冲与D触发器的数据输出端经半整数产生电路303运算后的时钟作为计数器的时钟，这样当上升沿脉冲计数达到的时候，此时，外部时钟为高电平，D触发器的数据输出端也输出逻辑高电平1，与外部输入脉冲时钟的高电平相异或得到一个逻辑低电平0，当时钟下降沿到来时，与Q相与便得到一个逻辑高电平1，这样当外部输入脉冲时钟下降沿到来变为低电平时，便又产生了一个上升沿，计数器便再一次计数，这样便在第的时候产生了两次奇数，便得到了半整数分频。

但是，如何确保在到外部时钟脉冲达下降沿的时候分频输出电平翻转一次呢？这里，设计了第二分频电路。此部分电路由主要由两个十进制计数器U4、U5，非门，与门，，NPN型三极管，D触发器构成。两个计数器串联构成100进制计数器。该计数器与第一分频电路公用一个计数时钟。由于在上升沿脉冲计数达到的时候实际产生了两次计数，即实际的计数值为因此，要在计数值为时，输出电平翻转一次，只需要将此电路的预设值设定为并将此时的电平翻转值输出既可作为最终的分频输出信号。

图7是本发明实施例的分频器的偶数分频电路的电路连接实施例。图中所有芯片共地，共电源。偶数分频电路中，十进制计数器U23、十进制计数器U24的7、9、10引脚接VCC，十进制计数器U23的引脚2接异或门U1的0端口，十进制计数器U23的引脚1和十进制计数器U24的引脚1与非门U33的端口1相连，以保证当计数值到达时计数器预置值时计数器复位重新计数。十进制计数器U23的引脚15与十进制计数器U24的2引脚相连。十进制计数器U23的14、13、12、11引脚和十进制计数器U24的14、13、12、11引脚分别于三极管Q17、Q18、Q19、Q20、Q21、Q22、Q23、Q24的发射极相连；三极管Q17、Q18、Q19、Q20、Q21、Q22、Q23、Q24的集电极分别于与门U26的管脚0、与门U26的管脚1、与门U27的管脚0、与门U27的管脚1、与门U29的管脚0、与门U29的管脚1、与门U30的管脚0、与门U30的管脚1相连。三极管Q17、Q18、Q19、Q20、Q21、Q22、Q23、Q24的基极C1、C2、C3、C4、C5、C6、C7、C8分别于单片机控制的预置数的8个引脚相连，此处的预置数应为N为偶数分频数。与门U24的管脚2和与门U27的管脚2分别连接至与门U28的管脚0和与门U28的管脚1。与门U29的管脚2和与门U30的管脚2分别连接至与门U31的管脚0和与门U31的管脚1，与门U28的管脚2和与门U31的管脚2分别连接至与门U32的管脚0和与门U32的管脚1，与门U32的管脚2连接至D触发器U25的引脚3和非门U33的端口0。D触发器U25的端口6与D触发器U25的端口2相接，D触发器U25的端口4和端口5直接接VCC。U25的端口5作为为偶数分频后信号的输出端口输出。

偶数分频电路由两个10进制计数器、NPN型三极管、与门、D触发器和非门组成。以D触发器的数据输出端端作为分频信号输出端，S端（置位端）和R端（清零复位端）分别接高电平，D触发器的（数据输出Q端的输出值取反）与数据输入端直接相连接，这样便可以保证，D触发器在每次时钟到来的时候输出电平都会反转一次。两个10进制计数器串联构成100进制计数器，对外部输入时钟脉冲计数，当计数脉冲达到预设分频数值的时候，便得到一个上升沿脉冲，此脉冲信号直接与D触发器的时钟信号端相连，这样便可以保证每次计数到达的时候输出电平翻转一次。同时将得到的上升沿脉冲通过非门与两个计数器的复位清零端相连，以保证当计数值到达时，及时将计数器清零以便进行下一轮计数。

图10是本发明实施例的八分频电路实施方式。将三极管Q17、Q18、Q19、Q20、Q21、Q22、Q23、Q24的基极C1、C2、C3、C4、C5、C6、C7、C8置数为0、1、0、0、0、0、0、0。相当于置数值为十进制数4。这样分频后，半个周期为原信号周期的四倍，则分频后的周期变为原信号周期的八倍，即完成八分频。

图12是本发明实施例的五分频电路实施方式。将第一分频电路2中三极管Q1、Q2、Q3、Q4、Q5、Q6、Q7、Q8的基极A1、A2、A3、A4、A5、A6、A7、A8置数为0、1、0、0、0、0、0、0，相当于置数值为十进制数2。这样在第二个上升沿脉冲期间便可以计数两次，即多计数半个周期，即2.5个周期。即实际计数为3。因此将第二分频电路3中三极管Q9、Q10、Q11、Q12、Q13、Q14、Q15、Q16的基极B1、B2、B3、B4、B5、B6、B7、B8置数为1、1、0、0、0、0、0、0，相当于置数为十进制数3。当计数值达到3时，输出电平便反转一次，便实现了5进制奇数分频。

Claims (1)

1.一种基于单片机的可预置分频数的任意整数分频器，单片机分别与奇偶分频电路转换继电器、分频数显示单元电连接，奇偶分频电路转换继电器分别与奇数分频电路、偶数分频电路电连接，单片机用于给奇数分频电路、偶数分频电路预置分频数；所述奇数分频电路的结构是，半整数产生电路分别与第一分频电路和第二分频电路连接，其特征在于：

所述第一分频电路的结构是，第一计数单元和第一预置分频数单元分别与第一比较逻辑单元连接，该第一比较逻辑单元与第一数据锁存单元连接；

所述第二分频电路的结构是，第二计数单元和第二预置分频数单元分别与第二比较逻辑单元连接，该第二比较逻辑单元分别与第二数据锁存单元、第一计数单元复位单元和第二计数单元复位单元连接；

所述偶数分频电路的结构是，第三计数单元和第三预置分频数单元分别与第三比较逻辑单元连接，该第三比较逻辑单元分别与第三数据锁存单元和第三计数单元复位单元连接。