CN207720115U - 一种有利于降低系统功耗的fpga计数器单元 - Google Patents

Abstract

本实用新型公开了一种有利于降低系统功耗的FPGA计数器单元，它包括时钟转换模块、第一计数器模块和第二计数器模块；时钟转换模块主要由D触发器、数据选择器、非门和异或门组成，D触发器为上升沿触发电路，异或门为二输入异或门；异或门的第二输入端为时钟转换模块的时钟信号输入端CLKIN，异或门的输出端为时钟转换模块的时钟信号输出端CLKOUT；时钟转换模块的时钟信号输出端CLKOUT与第一计数器模块的时钟端相连接；时钟转换模块的时钟信号输出端CLKOUT还与第二计数器模块的时钟端相连接。本实用新型具有对时钟脉冲的两个边沿均能触发计数，时钟的利用率高，功耗目低的优点。

Description

一种有利于降低系统功耗的FPGA计数器单元

技术领域

本实用新型涉及一种计数器，具体是一种利用FPGA技术实现的，有利于降低系统功耗的计数器电路，属于硬件电路设计技术领域。

背景技术

随着数字电路系统规模的日益扩大，追求系统功率损耗的低功耗成为一个普遍的设计趋势，众所周知的，数字系统功耗的主要来源是系统内各节点电位跳变过程中的动态功耗，它占有整个功耗的70％～90％，数字系统动态功耗的降低有着重要意义。降低动态功耗又应该从两方面考虑：一是减少对于实现逻辑功能不起作用的开关跳变活动，阻断其向电路内部渗透，从而抑制其相应的动态功耗，达到低功耗设计的目的，这就是低功耗设计中的冗余抑制技术口；二是应尽量提高各次开关跳变活动的利用率，使时钟信号的每次跳变，甚至每次跳变的前后沿都能为实现相应时序逻辑逻辑功能服务，从而使完成相同逻辑功能所需的开关跳变次数减少，以达到减少开关活动量，降低功耗的目的。

以上列举的第二种方式实现降低功耗的基本原理可以归纳为：在时序逻辑系统中，逻辑功能的实现是依靠时钟脉冲(CP)触发触发器的翻转来实现的，时序系统中的时钟脉冲是唯一一直在跳变的信号，是系统动态功耗的主要来源，若能提高时钟脉冲的利用率，则完成相同的逻辑功能就可以减少时钟脉冲数，也就降低了功耗。也即是在数字系统设计中我们需要一种时序逻辑单元电路，它能够同时检测时钟信号的上升沿和下降沿。

在FPGA等大型数字系统设计中，计数器单元是最为常见的时序逻辑电路单元，它为完成计数、定时功能必须使用时钟信号，而常见的计数器单元都只能检测上升沿或者下降沿，而不能同时既能检测时钟信号的上升沿又能检测下降沿这就不利于降低数字系统功耗。从以上分析中可以看出，在FPGA 等大型数字系统设计中，计数器时钟边沿的跳变未被充分利用，时钟的利用率只有50％，如果计数器能对时钟脉冲的两个边沿均能触发翻转，就可大大提高时钟的利用率，达到降低功耗的目的。

此外，我们还注意到同一个时钟信号不能同步驱动上升沿触发的计数器和下降沿触发的计数器。

实用新型内容

针对现有技术存在的上述不足，本实用新型的目的是：提供一种能够对时钟脉冲的两个边沿均能触发计数，以提高时钟的利用率，达到降低功耗目的的FPGA计数单元。

为了实现上述目的，本实用新型采用了以下的技术方案。

一种有利于降低系统功耗的FPGA计数器单元，其特征在于：它包括时钟转换模块、第一计数器模块和第二计数器模块；

所述第一计数器模块为上升沿触发的计数器单元，所述第二计数器为下降沿触发的计数器单元；

所述时钟转换模块主要由D触发器、数据选择器、非门和异或门组成，所述D触发器为上升沿触发电路，所述异或门为二输入异或门；D触发器的输出端与所述非门的输入端连接；所述非门的输出端与D触发器的触发端连接；D触发器的输出端还与异或门的第一输入端连接；异或门的输出端与D 触发器的时钟端相连接；异或门的第二输入端为时钟转换模块的时钟信号输入端CLKIN，异或门的输出端为时钟转换模块的时钟信号输出端CLKOUT；

所述时钟转换模块的时钟信号输出端CLKOUT与第一计数器模块的时钟端相连接；所述时钟转换模块的时钟信号输出端CLKOUT还与第二计数器模块的时钟端相连接。

进一步的，第一计数器模块和第二计数器模块均为宏功能单元计数器模块。

相比现有技术，本实用新型具有如下优点：本实用新型时钟转换模块中的D触发器的输出端通过非门与D触发器的触发端连接；D触发器的输出端与异或门的第一输入端连接，异或门的第二输入端作为接收系统时钟信号的端口；当系统时钟信号送入异或门的第二输入端(时钟转换模块的时钟信号输入端CLKIN)，异或门的第二输入端上升沿和下降沿对应时刻均会在异或门的输出端(时钟转换模块的时钟信号输出端CLKOUT)出现上升沿。因此第一计数器模块和第二计数器模块对时钟转换模块的时钟信号输入端CLKIN输入的时钟脉冲的两个边沿均能触发翻转，因此本实用新型计数器单元相比普通计数器单元大大提高了时钟的利用率，具有能降低功耗的优点。

此外，本实用新型对从时钟转换模块的时钟信号输入端CLKIN输入的时钟脉冲能够同步驱动第一计数器模块(上升沿触发的计数器)和第二计数器模块(下降沿触发的计数器)，时钟转换模块的时钟信号输出端CLKOUT的输出信号上升沿和下降沿之间的时间差非常小，并且不需要使用反相器进行信号处理，这对于时钟使用需求量极大的大规模数字系统来说无疑具有简化电路布局布线、提高电路工作速度性能的有益影响。

附图说明

图1为本实用新型电路结构图；

图2为本实用新型中时钟转换模块主要信号波形图；

图3为本实用新型中时钟转换模块主要信号放大后的波形图。

具体实施方式

下面结合附图和具体实施方式对本实用新型作进一步详细说明。

FPGA或者CPLD是典型的半定制大规模数字集成电路。其中FPGA所依赖的基本实现万能逻辑的方式为查找表结构，而CPLD所依赖的基本实现方式为“与—或”结构，虽然所依赖的实现方式不同，但是对于用户来说其开发方式和流程是相同的，用户并不需要关注芯片底层以何种方式实现万能数字逻辑。其基本设计方法是借助集成开发软件平台，用原理图、硬件描述语言等方法，生成相应的目标文件，通过下载电缆将代码传送到目标芯片中，实现设计的数字系统。

本实用新型便是应用在FPGA或者CPLD开发中的一种计数器单元。通常所集成开发软件平台(例如QUARTUS 2软件)能够调用的计数器均为单边沿触发计数器，上升沿触发的计数器需要实现下降沿触发时候可以在时钟端添加非门，但不能实现上升沿和下降沿触发。因此，在FPGA或者CPLD原理图开发方式中，时钟边沿的跳变未被充分利用时钟的利用率只有50％，如果触发器对时钟脉冲的两个边沿均能触发翻转，就可大大提高时钟的利用率，达到降低功耗的目的。本实用新型所提供的电路结构便是利用单边沿触发的D 触发器为核心的电路结构实现双边沿触发，以提高时钟利用率，降低系统电路功耗。

本实用新型具体电路结构如下：

一种有利于降低系统功耗的FPGA计数器单元，它包括时钟转换模块、第一计数器模块和第二计数器模块；

D触发器、非门和异或门构成本实用新型的时钟转换模块具体电路组成与结构如下：

D触发器为上升沿触发电路，异或门为二输入异或门；D触发器和异或门是采用FPGA原理图设计方式调用系统库自带单元模块实现的。

D触发器的输出端与非门的输入端连接；非门的输出端与D触发器的触发端D连接；D触发器的输出端Q还与异或门的第一输入端连接；异或门的输出端与D触发器的时钟端相连接；异或门的第二输入端与数据选择器的输出端相连接。在这里我们把异或门的第二输入端还标记为时钟转换模块的时钟信号输入端CLKIN，把异或门的输出端标记为时钟转换模块的时钟信号输出端CLKOUT。时钟转换模块的时钟信号输出端CLKOUT与第一计数器模块的时钟端相连接；时钟转换模块的时钟信号输出端CLKOUT还与第二计数器模块的时钟端相连接。

本实用新型工作原理如下：

图2是通过开发软件平台QUARTUS 2仿真得到的波形图，为了仿真方便(截取该单元电路进行仿真时候需要定义标记端口名称才能进行仿真)，在仿真时将异或门的第二输入端标记为CLKIN，将D触发器的清零端标记为 CLR，将D触发器的输出端标记为Q，将异或门的输出端标记为CLKOUT，为两个更清晰的显示电路波形在软件平台中将信号进行放大后得到了图3。从图3中可以清楚的看到在CLKIN的上升沿和下降沿到达时CLKOUT上均出现了上升沿，实现了双边沿信号产生。当然CLKIN的上升沿到达时间与 CLKOUT的一次上升沿之间有一个时间延迟，CLKIN的下降沿到达时间与 CLKOUT的另一次上升沿之间也有一个时间延迟，从图3中可以看出这个延迟时间大约为5纳秒。并且我们也可以清楚的从图3中看到CLKOUT输出信号的每一次上升沿达后也比将在一个极短的延迟后出现一个下降沿，这个极端的延迟只有大约1纳秒，因此本实用新型也就实现了同一时钟信号能够同步驱动上升沿触发器的计数器和下降沿触发的计数器，CLKOUT输出信号的上升沿和下降沿几乎是同时到达的(相差1纳秒)。

具体工作原理如下：本实用新型中D触发器的输出端通过非门与D触发器的触发端连接；D触发器的输出端与异或门的第一输入端连接，异或门的第二输入端作为接收系统时钟信号的端口；系统开始工作时，将D触发器清零，当异或门的第二输入端(时钟转换模块的时钟信号输入端CLKIN，从该端口输入的信号便是系统时钟信号)为低电平时，根据异或运算规则，两个低电平相异或输出低电平；当系统时钟信号的上升沿到达时，异或门的第二输入端出现从低电平往高电平的跳变，根据异或运算规则，异或门的输出(时钟转换模块的时钟信号输出端CLKOUT)也将同时出现从低电平往高电平的跳变，也即是在系统时钟信号出现上升沿的同时异或门的输出端(时钟转换模块的时钟信号输出端CLKOUT)也出现上升沿，此上升沿信号同时也送入 D触发器的时钟端，此时D触发器的输出端任然保持在之前清零得到的低电平，该低电平经非门取反后送入D触发器的触发端D，经D触发器采集后存入D触发器内由D触发器的输出端输出(当然这存在一个延迟时间t)，也即是在延迟时间t内D触发器的输出端Q仍然保持低电平，但是延迟时间t之后则出现高电平，当D触发器的输出端Q出现高电平后，由于异或门的第二输入端仍然保持高电平因此异或门便输出低电平，当然同时也出现下降沿，直到异或门的第二输入端出现下降沿时，由于D触发器的输出端Q仍然保持高电平因此经过异或运算后异或门输出一个上升沿(异或门的第二输入端出现的下降沿随之而来的低电平与D触发器输出端Q的高电平相异或结果为高电平，因此也即会出现上升沿)，也即是说在系统时钟信号出现下升沿的同时异或门的输出端又出现一个上升沿，如此周而复始在异或门的第二输入端的上升沿和下降沿对应时刻均会在异或门的输出端出现上升沿。并且，由以上分析显而易见的是时钟转换模块的时钟信号输出端CLKOUT输出信号每输出一个上升沿大约1纳秒后也必将出现一个下降沿。

将时钟转换模块的时钟信号输出端CLKOUT的输出信号分别接入第一计数器模块和第二计数器模块后两个计数器模块就可以在自时钟信号输入端 CLKIN输入的系统时钟信号的上升沿和下降沿都同时触发计数，并且两个计数器的计数是同步的，从图1中更可以明显看出两个触发方式相反的计数器使用了同一个计数器时钟信号，并且未添加非门，这无疑有利于节约大规模数字系统的逻辑资源，提高工作性能。计数器模块的具体工作原理与本实用新型无关，这里不再赘述，但是本实用新型采用宏功能单元计数器模块实现第一计数器模块和第二计数器模块，宏功能单元计数器模块具有能够灵活配置各类端口、时钟触发类型，计数容量等优点，这将给本实用新型的使用带来更大的灵活和优势。

最后说明的是，以上实施例仅用以说明本实用新型的技术方案而非限制，尽管参照较佳实施例对本实用新型进行了详细说明，本领域的普通技术人员应当理解，可以对本实用新型的技术方案进行修改或者等同替换，而不脱离本实用新型技术方案的宗旨和范围，其均应涵盖在本实用新型的权利要求范围当中。

Claims (2)

1.一种有利于降低系统功耗的FPGA计数器单元，其特征在于：它包括时钟转换模块、第一计数器模块和第二计数器模块；

所述第一计数器模块为上升沿触发的计数器单元，所述第二计数器为下降沿触发的计数器单元；

所述时钟转换模块主要由D触发器、数据选择器、非门和异或门组成，所述D触发器为上升沿触发电路，所述异或门为二输入异或门；D触发器的输出端与所述非门的输入端连接；所述非门的输出端与D触发器的触发端连接；D触发器的输出端还与异或门的第一输入端连接；异或门的输出端与D触发器的时钟端相连接；异或门的第二输入端为时钟转换模块的时钟信号输入端CLKIN，异或门的输出端为时钟转换模块的时钟信号输出端CLKOUT；

所述时钟转换模块的时钟信号输出端CLKOUT与第一计数器模块的时钟端相连接；所述时钟转换模块的时钟信号输出端CLKOUT还与第二计数器模块的时钟端相连接。

2.根据权利要求1所述的一种有利于降低系统功耗的FPGA计数器单元，其特征在于：所述第一计数器模块和第二计数器模块均为宏功能单元计数器模块。