CN203104406U

CN203104406U - 一种异步计数器

Info

Publication number: CN203104406U
Application number: CN 201220717689
Authority: CN
Inventors: 田鑫
Original assignee: Shanghai Integrated Circuit Research and Development Center Co Ltd
Current assignee: Shanghai IC R&D Center Co Ltd
Priority date: 2012-12-24
Filing date: 2012-12-24
Publication date: 2013-07-31
Anticipated expiration: 2022-12-24

Abstract

本实用新型公开了一种异步计数器包括逻辑控制模块、计数单元阵列模块及输出缓存模块，计数单元阵列模块包括对应于计数器位数并相互级联的多个计数单元，用以实现加减法计数；输出缓存模块与多个计数单元的输出端相连，用以读取和输出计数值；逻辑控制模块包括通过第一输出总线控制输出缓存模块进行计数值的读取和输出，通过计数器时钟源和第二输出总线控制计数单元阵列模块计数。本实用新型的异步计数器实现了所有同步加减计数器的功能，并具有更小面积，更低功耗和更高速度。

Description

一种异步计数器

技术领域

本实用新型涉及半导体集成电路领域，特别涉及一种异步时钟计数器。

背景技术

计数器被广泛应用于数字集成电路，实现计算脉冲宽度，控制状态机时序的功能；在数模混合集成电路中，作为时间/数字转换器或者积分型模拟/数字转换器中的必要模块，实现将时间或者电压的模拟量转化成为二进制码的数字量。

通常，按照时钟脉冲输入方式的不同，计数器可分为同步计数器和异步计数器。对于同步计数器而言，由于时钟脉冲同时作用于各个触发器，克服了异步触发器所遇到的触发器逐级延迟问题，于是大大提高了计数器工作频率，各级触发器输出相差小，译码时能避免出现尖峰。而且代码简单，利于用数字集成电路的代码编写-综合的流程实现电路设计。但是，同步计数器电路复杂，每一级计数单元包含大量组合电路，如果同步计数器级数增加，就会使得计数脉冲的负载加重。

如图1所示，计数单元包含触发器U1，组合电路U2，第X位计数单元的输入包括时钟信号CLK，信号D[X-1]到D[0]，输出为D[X]；其中D[X]到D[0]为第X-1位到第0位计数单元的输出。触发器U1的时钟输入端CK接收时钟信号CLK，Q端接输出D[X]；组合电路U2的输入接D[X-X]到D[0]，组合电路U2的输出接触发器U1的D端。对于加法计数器，组合电路实现将所有输入“或非”的功能，对于减法电路，组合电路实现将所有输入“与非”的功能。从同步计数器的电路中可以轻易看出，在高位数高速计数器中，越高位的计数单元的组合电路规模约庞大，延迟也越大，而如果延迟过大，会使得建立/保持时间不能够满足要求，这时还需要使用“分段”技术来解决，进一步增加了电路复杂性。因此，同步计数器的控制逻辑相对复杂，功耗较大。

实用新型内容

本实用新型的主要目的在于克服现有技术的缺陷，提供一种低功耗小面积的异步计数器。

为达成上述目的，本实用新型提供一种异步计数器包括：逻辑控制模块、计数单元阵列模块及输出缓存模块；其中所述计数单元阵列模块包括对应于所述计数器的位数并相互级联的多个计数单元，用以实现加减法计数；所述输出缓存模块与所述多个计数单元的输出端相连，用以读取和输出计数值；所述逻辑控制模块包括用以向所述计数单元阵列模块提供初始输入时钟的计数器时钟源、使能端、复位端、加减控制端和读写控制端，其通过第一输出总线控制所述输出缓存模块进行计数值的读取和输出，通过所述计数器时钟源和第二输出总线控制所述计数单元阵列模块计数。

优选的，每个所述计数单元的输出端连接后一个计数单元的时钟输入端，第一个计数单元的时钟输入端接收所述初始输入时钟。

优选的，每个所述计数单元的输出信号为后一个计数单元的时钟输入信号，所述第一个计数单元的时钟输入信号为所述初始输入时钟与所述使能端信号经与门后的输出信号。

优选的，每个所述计数单元包括触发器、第一同或门和第二同或门；所述第一同或门的输入端接收所述计数单元的时钟输入信号和所述加减控制端的加减控制信号，输出端接所述触发器的时钟端；所述第二同或门的输入端接收所述使能端信号的取反和所述触发器Q端的输出信号，输出端接所述触发器的输入端D端；所述触发器的Q端为所述计数单元的输出端；所述触发器的清零端RN端接收所述复位端的复位信号。

优选的，所述触发器为上升沿触发器。

本实用新型的优点在于，本实用新型所描述的异计数器实现了所有同步加减计数器的功能，并具有更小面积，更低功耗和更高速度。

附图说明

图1为现有技术的同步计数器的结构示意图。

图2为本实用新型一实施例异步计数器的结构示意图。

图3为本实用新型一实施例异步计数器计数单元的结构示意图。

具体实施方式

为使本实用新型的内容更加清楚易懂，以下结合说明书附图，对本实用新型的内容作进一步说明。当然本实用新型并不局限于该具体实施例，本领域内的技术人员所熟知的一般替换也涵盖在本实用新型的保护范围内。

请参照图2，其所示为本实用新型一实施例的异步计数器示意图，异步计数器为N位二进制异步计数器，N为正整数，其包括逻辑控制模块1、计数单元阵列模块2及输出缓存模块3。其中，所述逻辑控制模块1包括计数器时钟源CK、使能端EN、复位端RST、加减控制端COUNT_DN和读写控制端R/W，逻辑控制模块1的读写控制端R/W的信号通过第一输出总线BUS1输出至输出缓存模块3，控制输出缓存模块3进行计数值的读取和输出。输出缓存模块3上有N个输出端口DO[N-1]到DO[0]。缓存模块3将所读取到的数值通过输出端口DO[N-1]到DO[0]输出。逻辑控制模块1的计数时钟源CK向计数单元阵列模块2提供初始输入时钟CK[0]，使能端EN、复位端RST、加减控制端COUNT_DN均通过第二输出总线BUS2输出信号来控制计数单元阵列模块2计数的开始或停止，清零，加/减法切换。

在本实施例中，计数单元阵列模块2包含有从第0级至第N-1级的N个相互级联的计数单元。对于第0级计数单元，计数器时钟源CK和使能端EN的信号的逻辑“与”信号作为第0级计数单元的时钟输入CLK，每个计数单元的输出端则连接其后一个计数单元的时钟输入端，也即是每个计数单元的输出信号D[X]作为后一个计数单元的时钟输入信号CLK，X为大于等于0且小于等于N-1的正整数。同时每个计数单元的输出端均连接缓存模块3的输入端口。请参照图3，其所示为计数单元的示意图。每个计数单元包括一个触发器U1，两个同或门U2和U3。触发器U1为上升沿触发器，具有输入端D，时钟端CK，清零端RN；以及输出端Q，输出端Q也即是计数单元的输出端。同或门U3的输出端连接触发器U1的输入端D；同或门U3的一个输入端通过第二输出总线BUS2接收计数使能信号ENB，计数使能信号ENB为逻辑控制模块1的使能端EN的使能信号的取反；另一个输入端连接触发器U1的输出端Q，接收触发器U1的输出信号D[X]。同或门U2的输出端连接触发器U1的时钟端CK，一个输入端接收时钟输入信号CLK；另一个输入端从第二输出总线BUS2接收逻辑控制模块1的加减控制端COUNT_DN的控制信号以进行加法/减法的切换。清零端RN通过第二输出总线BUS2接收逻辑控制模块1复位端RST的清零信号。

当复位端RST出现一个‘0’脉冲，清零端RN为‘0’，所有触发器被清零，于是计数单元的输出D[X]被清零，由此可在任意时刻对计数器清零。计数的时候，每一个计数单元只需关心前一位的计数单元的输出D[X-1]如何翻转。如果本位计数单元在前一位计数单元的输出D[X-1]的上升沿翻转，则是实现减法计数；如果本位计数单元在前一位计数单元的输出D[X-1]的取反的上升沿翻转，则是实现加法计数。而同或门U2的功能就是通过逻辑控制模块1的加减控制端COUNT_DN的控制信号来选择D[X-1]或者D[X-1]的取反，从而进行加减法的切换。然而，当加减法功能切换时，触发器U1的时钟端CK将发生翻转，有可能使计数器的值发生改变，使得无法在上一次的计数值的基础上继续计数。因此，本实用新型的计数器采用同或门U3来解决上述问题。当进行加减功能切换的时候，首先将计数使能信号ENB置为‘1’，这时同或门U3的输出即为触发器U1的输出，计数器的值不会发生改变；当计数使能信号ENB置为‘0’时，同或门U3的输出即为触发器U1输出的取反，计数器又可以正常计数。计数使能信号ENB的取值通过逻辑控制模块1控制。

由于每位计数单元的输入时钟是前一位计数单元的输出，因此每位计数单元输出的翻转次数是前一位的翻转次数除以2并舍弃小数部分得到的整数，因此只要保证第0位计数单元获得的初始输入时钟CK[0]脉冲数是正确的，那么即使计数单元之间的延迟再大，计数值也能够确保正确。

由上述本实用新型较佳实施例可知，本实用新型所描述的异步计数器实现了所有同步加减计数器的功能，并具有更小面积，更低功耗和更高速度。

虽然本实用新型已以较佳实施例揭示如上，然所述诸多实施例仅为了便于说明而举例而已，并非用以限定本实用新型，本领域的技术人员在不脱离本实用新型精神和范围的前提下可作若干的更动与润饰，本实用新型所主张的保护范围应以权利要求书所述为准。

Claims

1.一种异步计数器，其特征在于，包括：

逻辑控制模块、计数单元阵列模块及输出缓存模块；其中所述计数单元阵列模块包括对应于所述计数器的位数并相互级联的多个计数单元，用以实现加减法计数；所述输出缓存模块与所述多个计数单元的输出端相连，用以读取和输出计数值；所述逻辑控制模块包括用以向所述计数单元阵列模块提供初始输入时钟的计数器时钟源、使能端、复位端、加减控制端和读写控制端，其通过第一输出总线控制所述输出缓存模块进行计数值的读取和输出，通过所述计数器时钟源和第二输出总线控制所述计数单元阵列模块计数。

2.根据权利要求1所述异步计数器，其特征在于，每个所述计数单元的输出端连接后一个计数单元的时钟输入端，第一个计数单元的时钟输入端接收所述初始输入时钟。

3.根据权利要求2所述异步计数器，其特征在于，每个所述计数单元的输出信号为后一个计数单元的时钟输入信号，所述第一个计数单元的时钟输入信号为所述初始输入时钟与所述使能端信号经与门后的输出信号。

4.根据权利要求3所述异步计数器，其特征在于，每个所述计数单元包括触发器、第一同或门和第二同或门；所述第一同或门的输入端接收所述计数单元的时钟输入信号和所述加减控制端的加减控制信号，输出端接所述触发器的时钟端；所述第二同或门的输入端接收所述使能端信号的取反和所述触发器Q端的输出信号，输出端接所述触发器的输入端D端；所述触发器的Q端为所述计数单元的输出端；所述触发器的清零端RN端接收所述复位端的复位信号。

5.根据权利要求2所述异步计数器，其特征在于，所述触发器为上升沿触发器。