CN2922277Y

CN2922277Y - 一种时钟毛刺检测电路

Info

Publication number: CN2922277Y
Application number: CN 200520129614
Authority: CN
Inventors: 曹斌; 顾玉辉
Original assignee: ZTE Corp
Current assignee: ZTE Corp
Priority date: 2005-10-25
Filing date: 2005-10-25
Publication date: 2007-07-11
Anticipated expiration: 2015-10-25

Abstract

本实用新型提供了一种时钟毛刺检测装置。其包括：分频电路，输入待检测时钟信号，输出分频时钟信号；时钟沿发生电路，输入分频时钟信号与采样时钟信号，输出分频时钟上升沿、下降沿信号与控制选择信号；毛刺检测电路，输入分频时钟上升沿、下降沿信号与控制选择信号、采样时钟信号，输出毛刺检测信号。采用本实用新型所述电路，取得了时钟毛刺检测领域新的进步，达到了可以在低资源占用、高精度、高可靠性、高通用性的条件下，只需要外部提供一个低频时钟即可实现时钟毛刺检测的效果，解决了现有技术无法同时兼顾这几个条件的缺点，是时钟毛刺检测领域的一种通用检测方法。

Description

一种时钟毛刺检测电路

技术领域

本实用新型涉及一种检测电路，特别涉及一种时钟毛刺检测电路。

背景技术

时钟毛刺检测电路是一种在可编程逻辑器件设计中的常用电路。

在现有的可编程逻辑器件设计中，时钟毛刺检测电路的实现方法有以下两种：

1、用外部高频时钟采样计数实现时钟毛刺检测。

用外部高频时钟触发的D触发器将待检测时钟同步到高频时钟域，提取出待检测时钟的上升沿和下降沿，作为计数器的同步清零端，然后通过在待检测时钟的两个相邻上升沿或两个相邻下降沿之间用高频时钟采样计数，并将计数值与高频时钟和待毛刺检测时钟的频率比值进行比较的方法实现时钟毛刺检测。这种方法的缺点在于，需要外部提供一个高频时钟，高频时钟的频率至少要高于待检测时钟的频率10倍以上才能可靠地实现时钟毛刺检测，资源占用多。这种毛刺检测方法在可编程器件资源不足、外部未提供高频时钟的情况下不能使用。特别地，当待检测时钟频率过高，为保证可靠检测而选择的高频采样时钟频率已经超出逻辑器件运行的最高速率时，该方法也不能满足设计要求。

2、用逻辑单元延时和外部高频时钟采样计数实现时钟毛刺检测。

用逻辑单元延时的方法产生待检测时钟的上升沿和下降沿，然后通过在待检测时钟的两个相邻上升沿和两个相邻下降沿之间用高频时钟采样计数，待检测时钟的上升沿和下降沿作为计数器的异步清零端，并将计数值与高频采样时钟和待毛刺检测时钟的频率比值进行比较的方法实现时钟毛刺检测。这种方法的缺点在于，当计数器的时钟触发沿与其异步清零信号的沿(异步清零信号高有效时是下降沿，否则是上升沿)对齐时，计数器值将会出现不定态，从而导致误检测。特别地，当高频采样时钟与待检测时钟没有固定的相位关系时，这种情况一定会出现，因此这种时钟毛刺检测方法在很多场合下也不能使用。

实用新型内容

本实用新型所要解决的技术问题是提供一种时钟毛刺检测电路，以解决现有技术中存在的时钟毛刺检测无法同时适应高精度、高可靠性、高通用性、低资源占用的问题。

为解决以上问题，本实用新型提供了一种时钟毛刺检测电路，其包括：

分频电路，输入待检测时钟信号，输出分频时钟信号；

时钟沿发生电路，输入分频时钟信号与采样时钟信号，输出分频时钟上升沿、下降沿信号与控制选择信号；

毛刺检测电路，输入分频时钟上升沿、下降沿信号与控制选择信号、采样时钟信号，输出毛刺检测信号。

本实用新型所述的分频电路包括：

第一计数器，输入待检测时钟信号，输出第一计数信号；

第一比较器，输入第一计数信号与常数比较，输出第一比较信号；

第一选择器，输入第一比较信号，输出第一选择信号；

第一D触发器，输入第一选择信号与待检测时钟信号，输出分频时钟信号。

本实用新型所述的时钟沿发生电路包括：

第二D触发器，输入分频时钟信号和采样时钟信号，输出第二触发器信号；

第三D触发器，输入第二触发器信号和采样时钟信号，输出第三触发器信号；

第四D触发器，输入第三触发器信号和采样时钟信号，输出第四触发器信号；

第一异或门，输入第三触发器信号和第四触发器信号，输出分频时钟上升沿、下降沿信号；

第二异或门，输入第三触发器信号和分频时钟信号，输出控制选择信号。

本实用新型所述的毛刺检测电路包括：

采样时钟触发第二计数器，在被时钟采样信号触发后输入分频时钟上升沿、下降沿信号和采样时钟信号，输出第二计数信号；

第二比较器，输入第二计数信号与常数比较后，输出第二比较信号；

第二选择器，输入第二比较信号与控制选择信号选择后，输出第二选择信号；

第五D触发器，输入第二选择信号和采样时钟信号，输出以中断方式处理的毛刺检测信号；

锁存器，输入以中断方式处理的毛刺检测信号输出以查询方式处理的毛刺处理信号。

采用本实用新型所述电路，取得了时钟毛刺检测领域新的进步，达到了可以在低资源占用、高精度、高可靠性、高通用性的条件下，只需要外部提供一个低频时钟即可实现时钟毛刺检测的效果，解决了现有技术无法同时兼顾这几个条件的缺点，是时钟毛刺检测领域的一种通用检测电路。

附图说明

图1为实施例总体结构框图；

图2为实施例中分频电路基础模块电路图；

图3为实施例中时钟沿发生电路基础模块电路图；

图4为实施例中毛刺检测电路基础模块电路图。

具体实施方式

本实用新型采用全数字电路实现，占用资源少，需要外部提供一个采样时钟，适合于用Verilog、VHDL、原理图等硬件描述语言在可编程逻辑器件中实现；能可靠地检测出所有可引起触发器翻转的时钟毛刺，检测精度是现有技术中最高的，不受采样时钟频率限制。

外部提供的采样时钟频率从原理上要求不小于待检测时钟的4倍；从节省资源的角度考虑，采样时钟频率不宜太大，一般取4倍即可，能在保证可靠性的同时使资源占用最少。如果单板本身没有提供合适的时钟进入逻辑器件，可以通过在逻辑器件外围加一个合适的晶体振荡器。

下面结合附图说明本实用新型的实施。

如图1所示是实施例的总体结构框图，包括顺次相连的分频电路基础模块、时钟沿发生电路基础模块和毛刺检测电路基础模块。

分频电路基础模块内部包含计数器、比较器、选择器和D触发器等逻辑基础单元，协同完成待检测时钟分频输出，提供待检测时钟输入，分频时钟信号的输出，以及与后级时钟沿发生电路基础模块和毛刺检测电路基础模块的接口。

时钟沿发生电路基础模块内部包含D触发器和异或门等基本逻辑单元，提供采样时钟信号和分频时钟信号的输入，分频时钟上升沿、下降沿信号的输出，以及与后级毛刺检测电路基础模块的接口。

毛刺检测电路基础模块内部包含计数器、比较器、选择器、D触发器和锁存器等基本逻辑单元，提供采样时钟、分频时钟和分频时钟上升沿、下降沿的输入，以及毛刺检测信号的输出。

实施例图1中的信号流向为：待检测时钟信号101进入分频电路基础模块后，生成分频时钟信号103；采样时钟信号102和信号103进入时钟沿发生电路基础模块，提取出分频时钟的上升沿、下降沿信号104和信号105；信号104、信号105再与采样时钟信号102一起进入毛刺检测电路基础模块，输出毛刺检测信号106。如图4所示，当系统需求对毛刺检测信号以中断方式处理时，可将信号408作为毛刺检测信号106上报给系统；如果系统需求对毛刺检测信号以查询方式处理，则需要将信号408经锁存器LATCH1锁存输出信号409作为毛刺检测信号106上报给系统。

图2所示是实施例中分频电路基础模块电路图。

分频电路基础模块将待检测时钟分频得到分频后的待检测时钟(下面简称分频时钟)，分频因子K要求不小于4，以防漏检靠近待检测时钟沿附近的连续毛刺，在此前提下，分频因子可根据采样时钟和待检测时钟之间的频率比进行调整，优选将采样时钟和分频时钟的频率比调整到16，保证可靠检测出时钟毛刺的同时占用最少的资源，待检测时钟分频后，时钟毛刺也从难于检测的窄脉冲转变为分频时钟电平宽度的变化，每出现一个毛刺，分频时钟宽度变化N个采样时钟周期(N为采样时钟和待检测时钟之间的频率比)，因此更易于检测，使检测精度大大提高；

分频电路模块由1个计数器COUNT1、1个比较器COMP1、1个选择器MUX1和1个D触发器DFF1构成分频电路基本结构，DFF1的输出信号103就是分频时钟信号。当分频因子为2^m(m＝2，3，……)时，上述结构可简化为一个m位计数器，计数器的最高位输出就是分频时钟。

图3所示是实施例中时钟沿发生电路基础模块电路图。

时钟沿发生电路基础模块提取出分频时钟的上升沿、下降沿信号，作为后级毛刺检测电路基础模块中的计数器同步清零信号和毛刺检测控制信号。时钟沿发生电路由三个级联的D触发器DFF2、DFF3、DFF4和两个异或门XOR1、XOR2构成时钟沿发生电路，XOR1和XOR2的输出信号分别为分频时钟的上升沿、下降沿信号，进入到后级的毛刺检测电路基础模块。上升沿、下降沿信号的上升沿落后分频时钟的上升沿1～2个采样时钟周期，信号宽度为一个采样时钟周期，作为毛刺检测控制信号的另一个上升沿落后分频时钟的上升沿约1个Tco时间(Tco为所选逻辑器件的Global clock tooutput delay)，信号宽度为1～2个采样时钟周期。

时钟沿发生电路基础模块的信号流向为：分频时钟信号103经由采样时钟信号102触发的3个级联D触发器DFF2、DFF3、DFF4连打3级后，DFF3的输出信号303与DFF4的输出信号304已经消除了两个时钟域数据传输可能存在的亚稳态问题，并且信号303和信号304分别是信号103延迟1～2和2～3个高频采样时钟周期的信号，再将信号303和信号304经XOR1进行异或运算，产生信号103的上升沿、下降沿信号104，输出到后级的毛刺检测电路基础模块作为计数器的同步清零信号；同样地，将信号103与信号303经XOR2进行异或运算，产生另一个信号103的上升沿、下降沿信号105，输出到后级的毛刺检测电路基础模块作为毛刺检测控制信号。

图4所示是实施例中毛刺检测电路基础模块电路图。

毛刺检测电路基础模块通过在分频时钟的高电平和低电平期间用采样时钟进行计数，并在分频时钟的上升沿和下降沿将计数值与采样时钟和分频时钟的频率比值进行比较的方法实现时钟毛刺检测。

毛刺检测电路由1个计数器COUNT2、1个比较器COMP2、1个选择器MUX2、1个D触发器DFF5和一个锁存器LATCH1构成毛刺检测电路，LATCH1输出毛刺检测信号，这种输出方法一般用于系统需求以查询方式处理毛刺检测信号，如果系统需求以中断方式处理毛刺检测信号，则将DFF5的寄存器输出信号作为毛刺检测信号上报即可。

毛刺检测电路基础模块的信号流向为：COUNT2由采样时钟信号102触发计数，前级时钟沿发生电路产生的分频时钟上升沿、下降沿信号104进入COUNT2的同步清零端Sclr对其进行同步清零；COUNT2的输出信号403与常数404通过比较器COMP2进行比较运算输出信号405，当信号403≥信号404时，信号405为低电平，否则为高电平。常数404由采样时钟和分频时钟的频率比K×N确定，如果K×N为2的整数倍，取(K×N/2)-4即可。

COMP2的输出信号405进入选择器MUX2的一个输入端，MUX2的控制选择信号105为高时，信号405被选择到MUX2输出端输出，否则MUX2输出低电平；DFF5的输出信号408是MUX2输出信号407的寄存器输出，主要是为了滤除组合逻辑可能产生的毛刺，以防造成误告警；当系统需求对毛刺检测信号以中断方式处理时，可将信号408作为毛刺检测信号上报给系统；如果系统需求对毛刺检测信号以查询方式处理，则需要将信号408经锁存器LATCH1锁存输出信号409再上报给系统。

Claims

1、一种时钟毛刺检测电路，其特征在于，包括：

分频电路，输入待检测时钟信号，输出分频时钟信号；

2、如权利要求1所述的电路，其特征在于，所述的分频电路包括：

第一计数器，输入待检测时钟信号，输出第一计数信号；

第一选择器，输入第一比较信号，输出第一选择信号；

3、如权利要求1所述的电路，其特征在于，所述的时钟沿发生电路包括：

4、如权利要求1所述的电路，其特征在于，所述的毛刺检测电路包括：

第二比较器，输入第二计数信号与常数比较后输出第二比较信号；

第二选择器，输入第二比较信号与控制选择信号选择输出第二选择信号；

第五D触发器，输入第二选择信号和采样时钟信号输出以中断方式处理的毛刺检测信号；

5、如权利要求1所述的电路，其特征在于，所述的采样时钟频率大于等于待检测时钟的4倍。

6、如权利要求1所述的电路，其特征在于，所述的采样时钟频率与分频时钟频率比大于等于16。