CN102111147B - 一种异步计数器电路及其实现方法 - Google Patents
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Abstract
本发明公开了一种异步计数器电路及其实现方法，其电路包括触发器级联电路，数值比较电路和计数器复位信号处理电路。触发器级联电路实现基本计数功能，当计数值到达设计值时，数值比较电路产生一个标志信号。该标志信号通过计数器复位信号处理电路后，能够产生稳定有效的复位信号，用来复位触发器级联电路中的触发器，从而实现设定的计数功能。利用本发明给出的电路，可以有效解决异步计数器电路复位不可靠的现象，提高了电路的稳定性与可靠性。
Description
技术领域
本发明涉及一种异步计数器电路及方法。可用于需要实现计数功能，且有低功耗要求的集成电路设计中。
背景技术
计数器电路是集成电路设计中经常用到的最基本电路之一。按照时钟脉冲输入方式的不同，可分为同步计数器和异步计数器。同步计数器电路中所有触发器都工作在计数时钟，且控制逻辑相对复杂，所以功耗较大。异步计数器电路通常只有第一级触发器工作在计数时钟，功耗相对较小。
在通常的异步计数器电路结构中，当计数值到达设计值后，译码电路产生的复位信号会对计数触发器进行复位，使电路重新开始计数。在这种结构的电路中，存在两个问题：1.译码电路产生的复位信号本身可能因为组合逻辑的竞争冒险而出现毛刺，导致假复位信号产生，从而使电路工作不稳定。2.复位信号到达各个计数触发器的时间不一样，可能会出现有些触发器已经被复位掉，有些的触发器还没有被复位的情况。此时，译码电路产生的复位信号消失，也会导致电路功能出错的情况出现。
采用同步设计的电路稳定性好，目前很多集成电路设计中都使用了同步计数器电路进行设计。
随着便携式消费类电子产品的应用日益广泛，功耗问题越来越突出。为了满足用户的追求更新体验的需求，越来越多的功能被集成到便携产品中，对产品的性能要求也比以往高的多。这些功能和性能的提升都会消耗更多的能量。在电池供电的便携产品中，除了功能和性能，电池的使用时间也是要着重考虑的因素。同时，系统成本的限制也使设计者越来越多的关注低功耗设计。在集成电路卡，尤其是非接触卡的应用中，读卡设备所能提供的能量是有限的，为了保证集成电路卡能正常工作，也要求集成电路卡芯片降低功耗。
本发明旨在提出一种稳定的异步计数器电路。
发明内容
本发明的内容在于提供了一种异步计数器电路及其实现方式，目的是为了克服现有技术中异步计数器工作不可靠的缺点，提高电路的稳定性。
本发明的技术方案如下：
一种异步计数器电路，其中包括触发器级联电路，数值比较逻辑电路和计数器复位信号处理电路。
触发器级联电路中各级触发器的数据输入端分别连接自身的数据输出反相端。第一级触发器的时钟端接输入时钟，后一级触发器的时钟端接前一级触发器的数据非反相输出端或反相输出端。对于递增计数器，若采用上升沿触发的D触发器实现，则前级触发器的数据反相输出端连接下级触发器的时钟端；若采用下降沿触发的D触发器实现，则前级触发器的数据非反相输出端连接下级触发器的时钟端。对于递减计数器，触发器的级联方式相反：若采用上升沿触发的D触发器实现，则前级触发器的数据非反相输出端连接下级触发器的时钟端；若采用下降沿触发的D触发器实现，则前级触发器的数据反相输出端连接下级触发器的时钟端。
数值比较电路将触发器的数据输出值与设计的计数值进行比较，输出一位标志信号a。
计数器复位信号处理电路由两个D触发器和一个逻辑门构成，两个D触发器的时钟触发沿相差半个输入时钟的时钟周期。通过两个D触发器对标志信号a的处理，能够有效的消除标志信号a上可能存在的毛刺。将两个D触发器输出的信号通过逻辑门的处理，能够得到一个有效宽度为半个时钟周期的复位信号。该复位信号用来复位触发器级联电路中所有触发器，实现计数功能。
本发明提供的一种异步计数器电路及其实现方法，通过复位信号处理电路的处理，有效的去除了数值比较逻辑电路输出信号上可能存在的毛刺，同时提供了半个输入时钟周期宽度的复位信号，能够有效的复位整个触发器级联电路。
利用本发明提供的异步计数器电路，可以很好的避免异步计数器复位不稳定的特点，提高电路的可靠性和稳定性。
附图说明
图1本发明提供的异步计数器电路图
图2本发明的十二进制计数功能波形图
具体实施方式
以下结合附图，对本发明的具体实施例进行详细的说明。
图1是按照本发明所公开的电路和方法所设计的12进制的异步递增计数器的电路结构图。
在该具体实施示例中，触发器级联电路由四个下降沿触发的D触发器DFF1-DFF4组成，各触发器的D端分别连接自身的反相输出端Q。第一级触发器DFF1的时钟端接输入时钟，后一级触发器的时钟端接前一级触发器的数据输出端。当输入时钟的下降沿到来时，DFF1发生翻转；当前一级触发器的Q端发生1到0的翻转时，后一级触发器的输入发生翻转。
数值比较电路由一个四输入的与非门组成，输入信号为Q1，Q2，Q3反相输出，Q4。当各触发器的数据输出端Q4Q3Q2Q1的值变为1011时，数值比较电路输出的标识信号a为低电平。
计数器复位信号处理电路由一个输入时钟上升沿触发的D触发器31，一个输入时钟下降沿触发的D触发器32和一个两输入的或门33组成。触发器31和32分别对标识信号a采样得到信号b和c。信号b在输入时钟的下降沿发生变化，信号c在输入时钟的上升沿发生变化，信号b和c能够有效的消除信号a上可能出现的毛刺。信号b和c通过两输入的或门33，输出有效的计数器复位信号d，信号d的低电平宽度为输入时钟的半个时钟周期。当复位信号d为低后，将DFF1-DFF4的数据输出端复位至0，数值比较电路输出信号a变高。
如上所述，触发器DFF4-DFF1的数据输出端Q4Q3Q2Q1按照0000，0001，0010，……，1011，0000的顺序变化，实现了12进制的递增计数功能。
本发明提供的异步计数器电路，复位信号的宽度为半个输入时钟的时钟周期，可以有效的复位各个计数触发器，同时也消除了假复位的可能性，大大提高电路的稳定性与可靠性。
应当理解的是，上述针对具体实施方式的描述较为具体，只是为了更好的将本发明所公开的电路和方法进行阐述，并不能因此而认为是对本发明专利保护范围的限制，本发明的专利保护范围应以所附权利要求为准。
Claims (4)
1.一种异步计数器电路，其特征在于包括触发器级联电路，数值比较电路和计数器复位信号处理电路，其中：
所述触发器级联电路中多个触发器彼此级联，前一级触发器的非反相输出或者反相输出作为后一级触发器的时钟输入，每级触发器自身的反相输出作为该触发器的数据输入；
所述数值比较电路将触发器级联电路的数据输出与设计的计数值进行比较，输出一位标志信号；
计数器复位信号处理电路对标志信号处理，消除标志信号上可能存在的毛刺，得到复位信号，复位信号用来复位触发器级联电路中所有触发器，实现计数功能，计数器复位信号处理电路由一个输入时钟上升沿触发的D触发器31，一个输入时钟下降沿触发的D触发器32和一个两输入的或门33组成，D触发器31和D触发器32分别对标志信号a采样得到信号b和c，信号b和c通过两输入的或门33，输出有效的计数器复位信号d，信号d的低电平宽度为输入时钟的半个时钟周期。
2.根据权利要求1所述的异步计数器电路，其特征在于所述计数器复位信号处理电路由两个触发器和一个逻辑门构成，其中，两个触发器翻转时间点相差半个输入时钟的时钟周期。
3.根据权利要求1所述的异步计数器电路，其特征在于所述计数器复位信号处理电路输出的计数器复位信号有效宽度为半个输入时钟的时钟周期。
4.一种异步计数器的实现方法，其特征在于包含以下步骤：
(1)、将输入时钟接第一级触发器的时钟端，后一级触发器的时钟端接前一级触发器的数据非反相输出端或反相输出端，将触发器的数据输出值输出；
(2)、将触发器的数据输出值与设计的计数值进行比较，输出一位标志信号；
(3)、通过D触发器和逻辑门对标志信号进行处理，消除标志信号上可能存在的毛刺，得到复位信号，计数器复位信号处理电路由一个输入时钟上升沿触发的D触发器31，一个输入时钟下降沿触发的D触发器32和一个两输入的或门33组成，D触发器31和D触发器32分别对标志信号a采样得到信号b和c，信号b和c通过两输入的或门33，输出有效的计数器复位信号d，信号d的低电平宽度为输入时钟的半个时钟周期；
(4)复位信号复位所有触发器。
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