CN105656472B - 一种优先权判断电路 - Google Patents

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Abstract

本发明公开了一种优先权判断电路，包括控制器、数据移位输入端、计数器、以及若干条时序逻辑电路；各条时序逻辑电路均包括数据输入端、选通控制信号输入端、与门电路、与非门电路、非门电路及触发器。本发明的规模较小，并且功耗低。

Description

一种优先权判断电路
技术领域
本发明属于集成电路技术领域，涉及一种优先权判断电路。
背景技术
优先权判断电路目前在各个领域都有着广泛的运用。在实际的生产生活中，经常会遇到多个用户同时对某使用权进行请求，如何对各个用户提出请求的先后顺序进行判断是至关重要的问题。目前相关的设计架构和算法有很多，但在数字集成电路层面的设计还很少。更重要的是，当前这种优先权判断电路大都是通过组合逻辑电路来实现的，当待判断对象的数量很大时，采用组合逻辑电路实现的电路规模会非常大，功耗较高。
发明内容
本发明的目的在于克服上述现有技术的缺点，提供了一种优先权判断电路，该电路的规模较小，并且功耗低。
为达到上述目的，本发明所述的优先权判断电路包括控制器、数据移位输入端、计数器、以及若干条时序逻辑电路；
各条时序逻辑电路均包括数据输入端、选通控制信号输入端、与门电路、与非门电路、非门电路及触发器，数据输入端及选通控制信号输入端分别与门电路的输入端相连接，与门电路的输出端与与非门电路上的第一个输入端相连接，与非门电路的输出端和非门电路的输入端相连接，非门电路的输出端与触发器上的第一个输入端相连接，第一条时序逻辑电路中触发器的第二个输入端与数据移位输入端相连接，最后一条时序逻辑电路中触发器的输出端与计数器的输入端及第一条时序逻辑电路中与非门电路的第二个输入端相连接，前一个时序逻辑电路中触发器的输出端与后一个时序逻辑电路中触发器的上的第二个输入端及与非门电路上的第二个输入端相连接；
控制器的时钟信号输出端与各条时序逻辑电路中触发器的时钟信号入口及计数器的时钟信号入口相连接，计数器的输出端与控制器相连接。
所述时序逻辑电路的数目为大于等于2。
所触发器为D触发器。
控制器输出的工作时钟为100MHz。
所述时序逻辑电路的数目为8条。
8路选通控制信号输入端输入高电平，8个触发器中的S引脚输入低电平，8路数据输入端输入数据，一个时钟以后，令计数器中的RESET＝0，触发器中的S引脚输入高电平，则计数器对8个数据输入端中输入为“1”的数目进行计数，判断将进行竞争的端口数目，确定执行周期。
本发明具有以下有益效果：
本发明所述的优先权判断电路中各触发器通过或非门收尾相连通，该电路中其中一条时序逻辑电路输入为“1”时，整个电路即可锁存“1”，之后输入的“1”均为无效，计数器记录对应的数目，控制器根据计数器记录的数目即可判断出优先输入“1”的端口，电路的规模较小，实用性极强，功耗降低。
附图说明
图1为本发明的电路图。
其中，1为与门电路、2为与非门电路、3为非门电路、4为触发器、5为计数器、6为数据输入端、7为选通控制信号输入端。
具体实施方式
下面结合附图对本发明做进一步详细描述：
参考图1，本发明所述的优先权判断电路包括控制器、数据移位输入端、计数器5、以及若干条时序逻辑电路；各条时序逻辑电路均包括数据输入端6、选通控制信号输入端7、与门电路1、与非门电路2、非门电路3及触发器4，数据输入端6及选通控制信号输入端7分别与门电路1的输入端相连接，与门电路1的输出端与与非门电路2上的第一个输入端相连接，与非门电路2的输出端和非门电路3的输入端相连接，非门电路3的输出端与触发器4上的第一个输入端相连接，第一条时序逻辑电路中触发器4的第二个输入端与数据移位输入端相连接，最后一条时序逻辑电路中触发器4的输出端与计数器5的输入端及第一条时序逻辑电路中与非门电路2的第二个输入端相连接，前一个时序逻辑电路中触发器4的输出端与后一个时序逻辑电路中触发器4的上的第二个输入端及与非门电路2上的第二个输入端相连接；控制器的时钟信号输出端与各条时序逻辑电路中触发器4的时钟信号入口及计数器5的时钟信号入口相连接，计数器5的输出端与控制器相连接。
需要说明的是，所述时序逻辑电路的数目为大于等于2，触发器4为D触发器。控制器输出的工作时钟为100MHz，时序逻辑电路的数目为8条。
工作时，8路选通控制信号输入端7输入高电平，8个触发器4中的S引脚输入低电平，8路数据输入端6输入数据，一个时钟以后，令计数器5中的RESET＝0，触发器4中的S引脚输入高电平，则计数器5对8个数据输入端6中输入为“1”的数目进行计数，判断将进行竞争的端口数目，确定执行周期。
本发明的具体工作过程为：
1)给触发器4的S引脚接高电平，则所有触发器4锁存它的D1端数据，使DATA_SHIFT＝0，通过串行输入使8个触发器4均锁存“0”，进而使触发器4复位，令计数器5的RESET＝1，使计数器5进行高电平复位；
2)令选通控制信号输入端7SELECT_1…SELECT_8为“1”，S＝0，数据输入端6DATA_1……DATA_8输入数据，一个时钟以后，令计数器5RESET＝0，S＝1,则计数器5会对8个输入中为“1”的数目进行计数，判断即将进行竞争(会发送“1”的数据输入端6)的端口数目，确定电路执行的周期，避免了电路盲目无效的执行，同时，计数器5记录的数目实际上实现了一个投票电路的功能；
3)判断8路数据输入信号中首先发送信号“1”的输入端位置，令S＝0，计数器5中RESET＝0，选通控制信号输入端7SELECT_1……SELCET_8均为“1”，即对8路选通控制信号都选通，数据输入端6DATA_1……DATA_8由外部发送数据进入，设输入数据分别为“0,0,1,0,0,0,0,0”，则数据经过触发器4前的逻辑门锁存至触发器4中，数据通过触发器4链传送到计数器5使能端，此时DATA_3＝1，则计数器5的使能端(ENABLE)会在5个时钟周期内为“0”，此时计数器5会进行计数，直到触发器4链末端输出“1”，则计数器5最高会记到“5”，由此外部电路可以判断发出申请的(输入为“1”)的信号为DATA_3(8-5＝3)，继续经过3个时钟周期，所有触发器4均锁存“1”，无论外部输入DATA_1……DATA_8是否为“1”，本电路均视为无效，因为此时所有触发器4均锁存“1”；
4)重复执行上述1～3步骤，如果控制器不选择已经判断出优先权的输入端口，则令对应的SELECT＝0。如上述输入DATA_3为最先发送“1”信号的端口，则令SELECT_3＝0，则本次电路工作中DATA_3的输入无效，其余7路输入可以进行优先权判断；
5)电路执行特定次数后，控制器停止对该电路提供时钟(CLK)，则本时序逻辑电路停止工作，避免电路无效的工作。
本电路结构使用逻辑门数较少，实现了多种功能，尤其是当输入数据较大时，相比组合逻辑大大缩减了规模。另外能够实现投票电路功能，并且能避免时序电路盲目无效的工作，这都有非常积极的意义。

Claims (6)

1.一种优先权判断电路，其特征在于，包括控制器、数据移位输入端、计数器(5)、以及若干条时序逻辑电路；
各条时序逻辑电路均包括数据输入端(6)、选通控制信号输入端(7)、与门电路(1)、与非门电路(2)、非门电路(3)及触发器(4)，数据输入端(6)及选通控制信号输入端(7)分别和与门电路(1)的输入端相连接，与门电路(1)的输出端与与非门电路(2)上的第一个输入端相连接，与非门电路(2)的输出端和非门电路(3)的输入端相连接，非门电路(3)的输出端与触发器(4)上的第一个输入端相连接，第一条时序逻辑电路中触发器(4)的第二个输入端与数据移位输入端相连接，最后一条时序逻辑电路中触发器(4)的输出端与计数器(5)的输入端及第一条时序逻辑电路中与非门电路(2)的第二个输入端相连接，前一个时序逻辑电路中触发器(4)的输出端与后一个时序逻辑电路中触发器(4)的上的第二个输入端及与非门电路(2)上的第二个输入端相连接；
控制器的时钟信号输出端与各条时序逻辑电路中触发器(4)的时钟信号入口及计数器(5)的时钟信号入口相连接，计数器(5)的输出端与控制器相连接。
2.根据权利要求1所述的优先权判断电路，其特征在于，所述时序逻辑电路的数目为大于等于2。
3.根据权利要求1所述的优先权判断电路，其特征在于，所触发器(4)为D触发器。
4.根据权利要求1所述的优先权判断电路，其特征在于，控制器输出的工作时钟为100MHz。
5.根据权利要求2所述的优先权判断电路，其特征在于，所述时序逻辑电路的数目为8条。
6.根据权利要求5所述的优先权判断电路，其特征在于，8路选通控制信号输入端(7)输入高电平，8个触发器(4)中的S引脚输入低电平，8路数据输入端(6)输入数据，一个时钟以后，令计数器(5)中的RESET＝0，触发器(4)中的S引脚输入高电平，则计数器(5)对8个数据输入端(6)中输入为“1”的数目进行计数，判断将进行竞争的端口数目，确定执行周期。
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