CN109088619A - 一种使能信号产生方法及电路 - Google Patents

一种使能信号产生方法及电路 Download PDF

Info

Publication number
CN109088619A
CN109088619A CN201810815991.7A CN201810815991A CN109088619A CN 109088619 A CN109088619 A CN 109088619A CN 201810815991 A CN201810815991 A CN 201810815991A CN 109088619 A CN109088619 A CN 109088619A
Authority
CN
China
Prior art keywords
signal
delay unit
low level
enable signal
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201810815991.7A
Other languages
English (en)
Other versions
CN109088619B (zh
Inventor
王科迪
陈雷
杨铭谦
祁逸
周雷
付勇
孙雷
肖阳
王媛媛
于晓华
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Beijing Microelectronic Technology Institute
Mxtronics Corp
Original Assignee
Beijing Microelectronic Technology Institute
Mxtronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Beijing Microelectronic Technology Institute, Mxtronics Corp filed Critical Beijing Microelectronic Technology Institute
Priority to CN201810815991.7A priority Critical patent/CN109088619B/zh
Publication of CN109088619A publication Critical patent/CN109088619A/zh
Application granted granted Critical
Publication of CN109088619B publication Critical patent/CN109088619B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/00019—Variable delay
    • H03K2005/00058—Variable delay controlled by a digital setting

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Pulse Circuits (AREA)
  • Dram (AREA)

Abstract

一种使能信号产生方法及电路，电路主要包括初始化电路、使能信号输出电路、检测码产生电路。本发明通过接收延时链延时单元控制信号，对延时单元控制信号的数值进行检测，产生延时单元使能信号，对含使能控制端的可调延时链进行分组控制。本发明采用使能信号分组控制方案和使能信号预开启控制方案对延时单元进行使能控制，减少了使能信号产生电路中的硬件资源，提高了使能信号响应速度，使设计人员可以根据延时链级数和设计需求自由选择延时单元使能信号的控制方案。

Description

一种使能信号产生方法及电路
技术领域
本发明涉及一种使能信号产生方法及电路，特别是一种用于可调延时链的使能信号产生方法及电路，属于集成电路技术领域。
背景技术
图1为一个典型的N级含使能控制端可调延时链的整体结构示意图。该可调延时链包括N级延时链101、多路选择器102、选通信号产生电路103、使能信号产生电路104。N级延时链101由若干个含使能端的延时单元级联而成。N级延时链101的输入端接收输入时钟信号CLKIN。N级延时链101的输出端DL[N-1:0]为CLKIN的延时输出或固定电平，与多路选择器102的输入端相连。当延时单元的使能端有效时，延时单元的输出为CLKIN的延时输出；当延时单元的使能端无效时，延时单元的输出为固定电平。多路选择器102接收N级延时链101产生的延时输出信号DL[N-1:0]和选通信号产生电路103产生的延时单元选通信号SEL[Z:0]。在延时单元选通信号SEL[Z:0]的控制下，选择CLKIN的某一延时输出信号DL[i](0≤i≤N-1)送至输出端CLKOUT。选通信号产生电路103接收延时单元控制信号BIN[X-1:0]，产生延时单元选通信号SEL[Z:0]。延时单元选通信号SEL[Z:0]送入多路选择器202。使能信号产生电路104接收复位信号RST和延时单元控制信号BIN[X-1:0]。当复位信号RST有效时，延时单元使能信号OE[M-1:0]输出均为0；当复位信号RST无效时，延时单元使能信号OE[M-1:0]根据延时单元控制信号BIN[X-1:0]的值进行变化，对N级延时链101的使能控制端进行控制。
采用使能信号对延时单元进行控制的好处是可以降低可调延时链整体的动态功耗、减小时钟抖动。而以往的使能信号产生电路，延时单元使能信号OE[M-1:0]的位数与延时单元输出信号DL[N-1:0]的位数相同，即每一个延时单元对应一个延时单元使能信号。随着延时链级数的增加，使能信号产生电路的硬件资源会急剧增加，延时单元的开启速率很难提高。因而有必要提出一种对延时单元进行分组控制和预开启控制的使能信号产生电路，以便在延时链级数越来越大后既能减小动态功耗又能减少硬件资源消耗并提高延时单元开启速率。
发明内容
本发明的技术解决问题是：克服现有技术的不足，提供一种用于可调延时链的使能信号产生方法及电路，既能减小延时链动态功耗又能减少使能信号产生电路硬件资源消耗。
本发明的技术解决方案为：一种使能信号产生方法，通过接收延时链延时单元控制信号BIN[X-1:0]以及复位信号RST，利用复位信号产生一个延时单元使能信号，对延时单元控制信号的数值进行检测产生M-1个延时单元使能信号，利用产生的M个延时单元使能信号OE[M-1:0]对待控制含使能控制端的可调延时链分成M组进行控制；
所述的M为正整数且数值根据待控制含使能控制端的延时链的级数N、考虑延时链的动态功耗以及使能信号产生电路的硬件资源进行确认，M＜N。
进一步的，对待控制含使能控制端的可调延时链分成M组进行控制过程中，按照预先设定的分组控制顺序，在当前控制组中，根据预先设定的低位检测值prevalue，当使用到第prevalue个延时输出时，开启下一组延时单元的使能端。
进一步的，待控制含使能控制端的可调延时链分成M组进行控制，每组包含K＝N/M个延时输出信号，K为正整数且1＜K＜N/2。
进一步的，当复位信号RST有效时，使能信号产生电路处于复位状态，延时单元控制信号BIN[X-1:0]复位到0，此时，延时单元使能信号OE[M-1:0]输出无效；当复位信号RST无效时，使能信号产生电路开始工作，延时单元使能信号OE[0]由无效转换为有效。
进一步的，所述的对延时单元控制信号的数值进行检测，在复位信号RST无效时，通过将接收延时链延时单元控制信号划分为低位延时单元控制信号BIN[L-1:0]和高位延时单元控制信号BIN[X-1:L]，L＝log2K，K为每组延时输出信号的个数；
根据低位延时单元控制信号的变化按照预先设定的低位检测值prevalue确定低位检测信号PRE的输出；根据高位延时单元控制信号的变化按照预先设定的高位检测值dtcvalue[M-1:1]确定高位检测信号DTC的输出，定义高位检测信号为DTC[M-1:1]；
根据PRE的输出、DTC[M-1:1]的输出、上一组控制用的延时单元使能信号的输出，按照预先设定的分组控制顺序产生延时单元使能信号OE[M-1:1]。
进一步的，高位检测信号DTC[M-1:1]的输出满足如下逻辑：
当高位延时单元控制信号BIN[X-1:L]≥dtcvalue[j]时，DTC[j]输出有效；DTC[1]对应的dtcvalue[1]为0，DTC[2]对应的dtcvalue[2]为1，DTC[3]对应的dtcvalue[3]为2，DTC[4]对应的dtcvalue[4]为3，……，依次类推，1≤j≤M-1。
进一步的，所述的延时单元使能信号OE[M-1:1]的输出逻辑满足：
在BIN[X-1:0]≥prevalue+dtcvalue[j]×2L的情况下，相应的OE[j]输出有效，1≤j≤M-1。
进一步的，低位检测值prevalue的最大值为延时链分组后每组所包含延时单元个数减1。
一种使能信号产生电路，包括初始化电路(201)、使能信号输出电路(202)、检测码产生电路(203)和反相器(204)；其中检测码产生电路(203)包括低位检测码产生电路(231)和高位检测码产生电路(232)；
反相器(204)用来接收外部输入的高电平复位信号RST，经反相后生成初始化电路(201)、使能信号输出电路(202)和检测码产生电路(203)所需的低电平复位信号RSTN；
初始化电路(201)接收低电平复位信号RSTN，用于产生延时单元使能信号OE[0]，使延时链开始正常工作；
低位检测码产生电路(231)接收外部输入的低位延时单元控制信号BIN[L-1:0]，根据低位延时单元控制信号BIN[L-1:0]的变化按照预先设定的低位检测值prevalue进行低位检测信号PRE的输出；低位检测值prevalue的含义为每组延时单元使用到第prevalue个延时输出时，开启下一组延时单元的使能端；
高位检测码产生电路(232)接收低电平复位信号RSTN和外部输入的高位延时单元控制信号BIN[X-1:L]，当高位检测码产生电路处于工作状态，根据高位延时单元控制信号BIN[X-1:L]的变化按照预先设定的高位检测值dtcvalue进行高位检测信号DTC[M-1:1]的输出；
使能信号输出电路(202)接收低电平复位信号RSTN、初始化电路(201)产生的延时单元使能信号OE[0]、检测码产生电路(203)产生的低位检测信号PRE和高位检测信号DTC[M-1:1]，按照预先设定的分组控制顺序产生延时单元使能信号OE[M-1:1]；上述L＝log2K，K为每组延时输出信号的个数。
进一步的，低位检测值prevalue的最大值为延时链分组后每组所包含延时单元个数减1。
进一步的，所述初始化电路(201)包括或非门(210)、D触发器(211)和反相器(212)；或非门(210)的两个输入端分别连接反相器(212)的输出端和低电平复位信号RSTN；D触发器(211)的数据输入端连接或非门(210)的输出端，数据输出端连接反相器(212)的输入端，低电平置位端连接低电平复位信号RSTN；反相器(212)输出延时单元使能信号OE[0]；
低电平复位信号RSTN从无效转为有效后，延时单元使能信号OE[0]自动从无效转为有效。
进一步的，所述使能信号输出电路(202)包括与门(221)、以及M-1组使能信号输出单元，第j组使能信号输出单元包括与非门(222j)、或非门(223j)、或门(224j)、与非门(225j)、D触发器(226j)和反相器(227j)，其中1≤j≤M-1；
与门(221)的两个输入端分别连接低电平复位信号RSTN和低位检测信号PRE，输出端连接采样信号SAMP；
与非门(222j)的两个输入端分别连接低电平复位信号RSTN和延时单元使能信号OE[j-1]；或非门(223j)的两个输入端分别连接与非门(222j)的输出端和高位检测信号DTC[j]；或门(224j)的两个输入端分别连接反相器(227j)的输出端和采样信号SAMP；与非门(225j)的两个输入端分别连接或门(224j)的输出端和或非门(223j)的输出端；D触发器(226j)的数据输入端连接与非门(225j)的输出端，数据输出端连接反相器(227j)的输入端，低电平置位端连接低电平复位信号RSTN；反相器(227j)输出延时单元使能信号OE[j]。
进一步的，所述的高位检测码产生电路根据温度计译码器原理进行设计。
本发明与现有技术相比的优点在于：
(1)本发明的使能信号产生电路，采用了分组控制方案，对延时单元的使能端进行分组控制。相比于现有技术中对延时单元使能端逐个控制的方案，本发明的使能信号产生电路硬件资源消耗低，占用芯片面积小。
(2)本发明的使能信号产生电路，在分组控制方案中还采用了预开启控制方案，使下一组延时单元使能端可以按照预先设定提前开启，无需在其必须开启时才开启，可有效提高延时单元的开启速率。
(3)本发明的使能信号产生电路，使设计人员可根据延时链级数和设计需求自由选择延时单元使能信号的分组控制方案和预开启控制方案，在延时链动态功耗、使能信号产生电路硬件资源和延时单元开启速率之间做出性能上的折中。
(4)本发明的使能信号产生电路，在确定分组方案之后，即可确定低位延时单元控制信号位数和高位延时单元控制信号位数，简单易用。
附图说明
图1为典型的N级含使能控制端可调延时链的整体结构示意图；
图2为本发明的使能信号产生电路原理图；
图3为以64级可调延时链为例的检测码产生电路电路图；
图4为以64级可调延时链为例的使能信号产生电路工作过程波形图。
具体实施方式
下面结合附图和具体实施例对本发明做进一步详细描述。
一种使能信号产生方法，特别是一种用于可调延时链的使能信号产生方法。
一条N级含使能控制端的可调延时链可输出的延时信号为N个，定义延时输出信号为DL[N-1:0]。对N级延时链分成M组进行控制，每组包含K＝N/M个延时输出信号，每组对应一个延时单元使能信号，则该条延时链共有M个使能信号对延时单元进行使能控制，定义延时单元使能信号为OE[M-1:0]。一条N级延时链共包含X＝log2N个延时单元控制信号，定义延时单元控制信号为BIN[X-1:0]。
本发明方法通过接收延时链延时单元控制信号BIN[X-1:0]以及复位信号RST，利用复位信号产生一个延时单元使能信号，对延时单元控制信号的数值进行检测产生M-1个延时单元使能信号，利用产生的M个延时单元使能信号OE[M-1:0]对待控制含使能控制端的可调延时链分成M组进行控制。M为正整数且数值根据待控制含使能控制端的延时链的级数N、考虑延时链的动态功耗以及使能信号产生电路的硬件资源进行确认，M＜N。
对待控制含使能控制端的可调延时链分成M组进行控制过程中，按照预先设定的分组控制顺序，在当前控制组中，根据预先设定的低位检测值prevalue值，当使用到第prevalue个延时输出时，开启下一组延时单元的使能端。
当复位信号RST有效时，使能信号产生电路处于复位状态，延时单元控制信号BIN[X-1:0]复位到0，此时，延时单元使能信号OE[M-1:0]输出无效；当复位信号RST无效时，使能信号产生电路开始工作，延时单元使能信号OE[0]由无效转换为有效。
对延时单元控制信号的数值进行检测，是在复位信号RST无效时，通过将接收延时链延时单元控制信号划分为低位延时单元控制信号BIN[L-1:0]和高位延时单元控制信号BIN[X-1:L]，L＝log2K，K为每组延时输出信号的个数；根据低位延时单元控制信号的变化按照预先设定的低位检测值prevalue确定低位检测信号PRE的输出；随着所需延时单元的增加，延时单元控制信号BIN[X-1:0]每次加一递增。当低位延时单元控制信号BIN[L-1:0]＝prevalue时，PRE输出有效(高电平有效)。低位检测值prevalue的含义为每组延时单元使用到第prevalue个延时输出时，开启下一组延时单元的使能端。
根据高位延时单元控制信号的变化按照预先设定的高位检测值dtcvalue[M-1:1]确定高位检测信号DTC的输出，除最低位外，每一个延时单元使能信号OE[M-1:1]对应一个高位检测信号，定义高位检测信号为DTC[M-1:1]；具体的，当高位延时单元控制信号BIN[X-1:L]≥dtcvalue[j]时，DTC[j]输出有效(低电平有效)。高位检测码产生电路根据该逻辑采用温度计译码器对该部分电路进行设计。DTC[1]对应的dtcvalue[1]为0，DTC[2]对应的dtcvalue[2]为1，DTC[3]对应的dtcvalue[3]为2，DTC[4]对应的dtcvalue[4]为3，……，依次类推。
根据PRE的输出、DTC[M-1:1]的输出、上一组控制用的延时单元使能信号的输出，按照预先设定的分组控制顺序产生延时单元使能信号OE[M-1:1]。具体的：在低位检测信号PRE无效时，保持每组延时单元的使能信号OE[j](1≤j≤M-1)不变。在低位检测信号PRE有效时，若上一组延时单元使能信号OE[j-1](1≤j≤M-1)有效(高电平有效)、该组高位检测信号DTC[j](1≤j≤M-1)有效(低电平有效)，则该组延时单元的使能信号OE[j](1≤j≤M-1)输出有效(高电平有效)，否则无效。根据上述方案，使能信号输出电路在BIN[X-1:0]≥prevalue+dtcvalue[j]×2L(1≤j≤M-1)的情况下，相应的OE[j](1≤j≤M-1)输出有效。
上述低位检测值prevalue的最大值为延时链分组后每组所包含延时单元个数减1。
图1为典型的N级含使能控制端可调延时链的整体结构图。该可调延时链包括N级延时链101、多路选择器102、选通信号产生电路103、使能信号产生电路104。
N级延时链101由若干个含使能端的延时单元级联而成。N级延时链101的输入端接收输入时钟信号CLKIN。N级延时链101的输出端DL[N-1:0]为CLKIN的延时输出或固定电平，与多路选择器102的输入端相连。当延时单元的使能端有效时，延时单元的输出为CLKIN的延时输出；当延时单元的使能端无效时，延时单元的输出为固定电平。
多路选择器102接收N级延时链101产生的延时输出信号DL[N-1:0]和选通信号产生电路103产生的延时单元选通信号SEL[Z:0]。在延时单元选通信号SEL[Z:0]的控制下，选择CLKIN的某一延时输出信号DL[i](0≤i≤N-1)送至输出端CLKOUT。
选通信号产生电路103接收延时单元控制信号BIN[X-1:0]，产生延时单元选通信号SEL[Z:0]。延时单元选通信号SEL[Z:0]送入多路选择器202。
使能信号产生电路104接收复位信号RST和延时单元控制信号BIN[X-1:0]。当复位信号RST有效时，延时单元使能信号OE[M-1:0]输出无效(低电平无效)，低位检测信号PRE输出无效(低电平无效)，高位检测信号DTC[M-1:1]输出无效(高电平无效)。
当复位信号RST无效时，延时单元使能信号OE[M-1:0]根据延时单元控制信号BIN[X-1:0]的值进行变化，对N级延时链101的使能控制端进行控制。
图2为本发明的使能信号产生电路原理图。该使能信号产生电路包括初始化电路201、使能信号输出电路202、检测码产生电路203和反相器204。
高电平复位信号RST传送至反相器204，经反相器204反相后输出低电平复位信号RSTN。低电平复位信号RSTN传送至初始化电路201、使能信号输出电路202和检测码产生电路203。当RSTN为低电平时，电路201～203处于复位状态；当RSTN为高电平时，电路201～203处于工作状态。
初始化电路201接收低电平复位信号RSTN，用于产生延时单元使能信号OE[0]，使延时链开始正常工作。初始化电路201由或非门210、D触发器211和反相器212组成。或非门210的两个输入端分别连接反相器212的输出端和低电平复位信号RSTN。D触发器的D端连接或非门210的输出端，Q端连接反相器212的输入端，低电平置位端SDN连接低电平复位信号RSTN。延时单元使能信号OE[0]由反相器212输出。当初始化电路201处于复位状态时，RSTN为低电平，D触发器211处于置位状态，Q端输出高电平，经反相器212反相后，延时单元使能信号OE[0]输出低电平。当初始化电路201由复位状态转换为工作状态时，RSTN由低电平转换到高电平，或非门210的输出为低电平，则D触发器211的输出为低电平，经反相器212反相后，延时单元使能信号OE[0]输出高电平，初始化电路201自动完成初始化工作，延时单元使能信号OE[0]控制的延时单元开始工作。
使能信号输出电路202接收低电平复位信号RSTN、初始化电路201产生的延时单元使能信号OE[0]、检测码产生电路203产生的低位检测信号PRE和高位检测信号DTC[M-1:1]，用于产生延时单元使能信号OE[M-1:1]。使能信号输出电路202包括与门221，以及M-1组使能信号输出单元，第j组使能信号输出单元包括与非门222j、或非门223j、或门224j、与非门225j、D触发器226j和反相器227j，其中1≤j≤M-1。与门221的两个输入端分别连接低电平复位信号RSTN和低位检测信号PRE，输出端连接采样信号SAMP。与非门222j的两个输入端分别连接低电平复位信号RSTN和延时单元使能信号OE[j-1]。或非门223j的两个输入端分别连接与非门222j的输出端和高位检测信号DTC[j]。或门224j的两个输入端分别连接反相器227j的输出端和采样信号SAMP。与非门225j的两个输入端分别连接或门224j的输出端和或非门223j的输出端。D触发器226j的D端连接与非门225j的输出端，Q端连接反相器227j的输入端，低电平置位端SDN连接低电平复位信号RSTN。延时单元使能信号OE[j]由反相器227j输出。
当使能信号输出电路202处于复位状态时，RSTN为低电平，D触发器226j出于置位状态，Q端输出高电平，经反相器227j反相后，延时单元使能信号OE[j]输出低电平。
当使能信号输出电路202由复位状态转换为工作状态时，RSTN由低电平转换到高电平。当上一组延时单元使能信号OE[j-1]输出高电平(高电平有效)、该组延时单元使能信号OE[j]对应的高位检测信号DTC[j]输出低电平(低电平有效)时，该组延时单元使能信号OE[j]输出高电平(高电平有效)，打开该组的延时单元，完成该组延时单元使能信号OE[j]的输出过程。此时，与非门222j的输出为低电平，或非门223j的输出为高电平，或门224j的输出为高电平，与非门225j的输出为低电平，D触发器226j的输出为低电平。
检测码产生电路203包括低位检测码产生电路231和高位检测码产生电路232。检测码产生电路203接收延时单元控制信号BIN[X-1:0]，将其分为低位控制信号BIN[L-1:0]和高位控制信号BIN[X-1:L]分别送入低位检测码产生电路231和高位检测码产生电路232。
低位检测码产生电路231接收低位延时单元控制信号BIN[L-1:0]，根据低位延时单元控制信号BIN[L-1:0]的变化按照预先设定的低位检测值prevalue进行低位检测信号PRE的有效输出。当低位延时单元控制信号BIN[L-1:0]＝prevalue时，PRE输出高电平；低位检测码产生电路231根据该逻辑设计对应的逻辑电路。
高位检测码产生电路232接收低电平复位信号RSTN和高位延时单元控制信号BIN[X-1:L]，根据高位延时单元控制信号BIN[X-1:L]的变化按照预先设定的高位检测值dtcvalue[M-1:1]进行高位检测信号DTC[M-1:1]的有效输出。当高位延时单元控制信号BIN[X-1:L]≥dtcvalue[j]时，DTC[j]输出低电平；高位检测码产生电路232根据该逻辑采用温度计译码器对该部分电路进行设计。DTC[1]对应的dtcvalue[1]为0，DTC[2]对应的dtcvalue[2]为1，DTC[3]对应的dtcvalue[3]为2，DTC[4]对应的dtcvalue[4]为3，……，依次类推。
以一条64级可调延时链的使能信号产生电路为例。将64级延时链划分为8组进行分组控制，每组包含8个延时输出信号，每组对应一个使能信号OE[j](0≤j≤7)，相应的高位检测信号DTC[M-1:1]为DTC[7:1]。此时，所需延时单元控制信号BIN[X-1:0]为BIN[5:0]，共6位。按照每组包含的延时输出信号个数，将其分为低位3位和高位3位。该示例设定每组延时单元的使能信号在上一组延时单元控制信号增加6次后开启，即OE[2]在BIN[5:0]＝6时开启，OE[3]在BIN[5:0]＝14时开启，OE[4]在BIN[5:0]＝22时开启，依次类推。
图3为该示例对应的检测码产生电路203。
低位检测码产生电路231对低位控制信号BIN[2:0]的数值进行检测，由与非门301和或非门302组成。与非门301的两个输入端分别连接低位控制信号BIN[2]和BIN[1]，或非门302的两个输入端分别连接与非门301的输入端和低位控制信号BIN[0]。当BIN[2:0]等于6时，PRE信号为高电平，其余情况下PRE信号为低电平。
高位检测码产生电路232对高位控制信号BIN[5:3]的数值进行检测，采用温度计译码器原理进行设计，其真值表如表1所示。高位检测码产生电路232由或非门303、反相器304～307、与非门308～320组成。或非门303的两个输入端分别连接控制信号BIN[3]和与非门308的输出端；反相器304的输入端连接或非门303的输出端；反相器305的输入端连接控制信号BIN[4]；反相器306的输入端连接控制信号BIN[5]；反相器307的输入端连接与非门312的输出端；与非门308的两个输入端分别连接反相器305的输出端和反相器306的输出端；与非门309的两个输入端分别连接控制信号BIN[3]和控制信号BIN[4]；与非门310的两个输入端分别连接反相器306的输出端和与非门309的输出端；与非门311的两个输入端分别连接控制信号BIN[3]和控制信号BIN[5]；与非门312的两个输入端分别连接控制信号BIN[4]和控制信号BIN[5]；与非门313的两个输入端分别连接与非门311的输出端和与非门312的输出端；与非门314的两个输入端分别连接低电平复位信号RSTN和高电平；与非门315的两个输入端分别连接低电平复位信号RSTN和反相器304的输出端；与非门316的两个输入端分别连接低电平复位信号RSTN和与非门308的输出端；与非门317的两个输入端分别连接低电平复位信号RSTN和与非门310的输出端；与非门318的两个输入端分别连接低电平复位信号RSTN和控制信号BIN[5]；与非门319的两个输入端分别连接低电平复位信号RSTN和与非门313的输出端；与非门320的两个输入端分别连接低电平复位信号RSTN和反相器307的输出端。当检测码产生电路232处于复位状态时，RSTN为低电平，高位检测信号DTC[7:1]输出高电平。当检测码产生电路232处于工作状态时，RSTN为低电平，DTC[7:1]按照表1的条件进行变化。
表1高位检测码产生电路232真值表
BIN[5:3](十进制) DTC[7:1](二进制)
≥0 1111110
≥1 1111100
≥2 1111000
≥3 1110000
≥4 1100000
≥5 1000000
≥6 0000000
图4为该示例对应的使能信号产生电路工作过程波形图。当复位信号RST为高电平时，使能信号产生电路处于复位状态，BIN[5:0]输入为0，OE[7:0]的输出为0，DTC[7:1]的输出为1111111(二进制)，PRE的输出为0。
当复位信号RST由高电平转换为低电平后，OE[0]首先开启，延时链开始正常工作，BIN[5:0]开始递增。
当BIN[5:3]≥0时，DTC[1]＝0，即开始等待OE[2]可开启的检测信号。当BIN[5:0]＝6时，BIN[2:0]为6，低位检测信号PRE有效，此时高位检测信号DTC[1]有效，且OE[0]已经开启，则达成图2中OE[1]的开启条件，OE[1]在此刻开启。
当BIN[5:3]≥1时，DTC[2]＝0，即开始等待OE[3]可开启的检测信号。当BIN[5:0]＝14时，BIN[2:0]为6，低位检测信号PRE有效，此时高位检测信号DTC[2]有效，且OE[1]已经开启，则达成图2中OE[2]的开启条件，OE[2]在此刻开启。
按照上述过程，OE[3]、OE[4]、OE[5]、OE[6]、OE[7]分别在BIN[5:0]＝22、30、38、46、54时开启，通过BIN[5:0]的数值完成对延时单元的使能控制过程。
本发明未详细说明部分属于本领域技术人员公知常识。

Claims (13)

1.一种使能信号产生方法，其特征在于：通过接收延时链延时单元控制信号BIN[X-1:0]以及复位信号RST，利用复位信号产生一个延时单元使能信号，对延时单元控制信号的数值进行检测产生M-1个延时单元使能信号，利用产生的M个延时单元使能信号OE[M-1:0]对待控制含使能控制端的可调延时链分成M组进行控制；
所述的M为正整数且数值根据待控制含使能控制端的延时链的级数N、考虑延时链的动态功耗以及使能信号产生电路的硬件资源进行确认，M＜N。
2.根据权利要求1所述的方法，其特征在于：对待控制含使能控制端的可调延时链分成M组进行控制过程中，按照预先设定的分组控制顺序，在当前控制组中，根据预先设定的低位检测值prevalue，当使用到第prevalue个延时输出时，开启下一组延时单元的使能端。
3.根据权利要求1所述的方法，其特征在于：待控制含使能控制端的可调延时链分成M组进行控制，每组包含K＝N/M个延时输出信号，K为正整数且1＜K＜N/2。
4.根据权利要求1所述的方法，其特征在于：当复位信号RST有效时，使能信号产生电路处于复位状态，延时单元控制信号BIN[X-1:0]复位到0，此时，延时单元使能信号OE[M-1:0]输出无效；当复位信号RST无效时，使能信号产生电路开始工作，延时单元使能信号OE[0]由无效转换为有效。
5.根据权利要求1所述的方法，其特征在于：所述的对延时单元控制信号的数值进行检测，在复位信号RST无效时，通过将接收延时链延时单元控制信号划分为低位延时单元控制信号BIN[L-1:0]和高位延时单元控制信号BIN[X-1:L]，L＝log2K，K为每组延时输出信号的个数；
根据低位延时单元控制信号的变化按照预先设定的低位检测值prevalue确定低位检测信号PRE的输出；根据高位延时单元控制信号的变化按照预先设定的高位检测值dtcvalue[M-1:1]确定高位检测信号DTC的输出，定义高位检测信号为DTC[M-1:1]；
根据PRE的输出、DTC[M-1:1]的输出、上一组控制用的延时单元使能信号的输出，按照预先设定的分组控制顺序产生延时单元使能信号OE[M-1:1]。
6.根据权利要求5所述的方法，其特征在于：高位检测信号DTC[M-1:1]的输出满足如下逻辑：
当高位延时单元控制信号BIN[X-1:L]≥dtcvalue[j]时，DTC[j]输出有效；DTC[1]对应的dtcvalue[1]为0，DTC[2]对应的dtcvalue[2]为1，DTC[3]对应的dtcvalue[3]为2，DTC[4]对应的dtcvalue[4]为3，……，依次类推，1≤j≤M-1。
7.根据权利要求5所述的方法，其特征在于：所述的延时单元使能信号OE[M-1:1]的输出逻辑满足：
在BIN[X-1:0]≥prevalue+dtcvalue[j]×2L的情况下，相应的OE[j]输出有效，1≤j≤M-1。
8.根据权利要求2或5所述的方法，其特征在于：低位检测值prevalue的最大值为延时链分组后每组所包含延时单元个数减1。
9.一种使能信号产生电路，其特征在于：包括初始化电路(201)、使能信号输出电路(202)、检测码产生电路(203)和反相器(204)；其中检测码产生电路(203)包括低位检测码产生电路(231)和高位检测码产生电路(232)；
反相器(204)用来接收外部输入的高电平复位信号RST，经反相后生成初始化电路(201)、使能信号输出电路(202)和检测码产生电路(203)所需的低电平复位信号RSTN；
初始化电路(201)接收低电平复位信号RSTN，用于产生延时单元使能信号OE[0]，使延时链开始正常工作；
低位检测码产生电路(231)接收外部输入的低位延时单元控制信号BIN[L-1:0]，根据低位延时单元控制信号BIN[L-1:0]的变化按照预先设定的低位检测值prevalue进行低位检测信号PRE的输出；低位检测值prevalue的含义为每组延时单元使用到第prevalue个延时输出时，开启下一组延时单元的使能端；
高位检测码产生电路(232)接收低电平复位信号RSTN和外部输入的高位延时单元控制信号BIN[X-1:L]，当高位检测码产生电路处于工作状态，根据高位延时单元控制信号BIN[X-1:L]的变化按照预先设定的高位检测值dtcvalue进行高位检测信号DTC[M-1:1]的输出；
使能信号输出电路(202)接收低电平复位信号RSTN、初始化电路(201)产生的延时单元使能信号OE[0]、检测码产生电路(203)产生的低位检测信号PRE和高位检测信号DTC[M-1:1]，按照预先设定的分组控制顺序产生延时单元使能信号OE[M-1:1]；上述L＝log2K，K为每组延时输出信号的个数。
10.根据权利要求9所述的电路，其特征在于：低位检测值prevalue的最大值为延时链分组后每组所包含延时单元个数减1。
11.根据权利要求9所述的电路，其特征在于：所述初始化电路(201)包括或非门(210)、D触发器(211)和反相器(212)；或非门(210)的两个输入端分别连接反相器(212)的输出端和低电平复位信号RSTN；D触发器(211)的数据输入端连接或非门(210)的输出端，数据输出端连接反相器(212)的输入端，低电平置位端连接低电平复位信号RSTN；反相器(212)输出延时单元使能信号OE[0]；
低电平复位信号RSTN从无效转为有效后，延时单元使能信号OE[0]自动从无效转为有效。
12.根据权利要求9所述的电路，其特征在于：所述使能信号输出电路(202)包括与门(221)、以及M-1组使能信号输出单元，第j组使能信号输出单元包括与非门(222j)、或非门(223j)、或门(224j)、与非门(225j)、D触发器(226j)和反相器(227j)，其中1≤j≤M-1；
与门(221)的两个输入端分别连接低电平复位信号RSTN和低位检测信号PRE，输出端连接采样信号SAMP；
与非门(222j)的两个输入端分别连接低电平复位信号RSTN和延时单元使能信号OE[j-1]；或非门(223j)的两个输入端分别连接与非门(222j)的输出端和高位检测信号DTC[j]；或门(224j)的两个输入端分别连接反相器(227j)的输出端和采样信号SAMP；与非门(225j)的两个输入端分别连接或门(224j)的输出端和或非门(223j)的输出端；D触发器(226j)的数据输入端连接与非门(225j)的输出端，数据输出端连接反相器(227j)的输入端，低电平置位端连接低电平复位信号RSTN；反相器(227j)输出延时单元使能信号OE[j]。
13.根据权利要求9所述的电路，其特征在于：所述的高位检测码产生电路根据温度计译码器原理进行设计。
CN201810815991.7A 2018-07-24 2018-07-24 一种使能信号产生方法及电路 Active CN109088619B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201810815991.7A CN109088619B (zh) 2018-07-24 2018-07-24 一种使能信号产生方法及电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201810815991.7A CN109088619B (zh) 2018-07-24 2018-07-24 一种使能信号产生方法及电路

Publications (2)

Publication Number Publication Date
CN109088619A true CN109088619A (zh) 2018-12-25
CN109088619B CN109088619B (zh) 2022-06-28

Family

ID=64838182

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810815991.7A Active CN109088619B (zh) 2018-07-24 2018-07-24 一种使能信号产生方法及电路

Country Status (1)

Country Link
CN (1) CN109088619B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110851331A (zh) * 2019-11-13 2020-02-28 中国电子科技集团公司第五十八研究所 一种反熔丝fpga的片上监测电路
CN112954492A (zh) * 2021-01-26 2021-06-11 北京源启先进微电子有限公司 应用于多路选择器的选择装置及多路选择器

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0987853A1 (en) * 1998-09-17 2000-03-22 STMicroelectronics S.r.l. A fully digital phase aligner
US20060139079A1 (en) * 2004-12-28 2006-06-29 Elpida Memory Inc. Delay circuit and semiconductor device
CN102882519A (zh) * 2011-07-15 2013-01-16 英特尔移动通信有限责任公司 可调节延迟器、用于延迟输入信号的方法及极坐标传送器
CN102957422A (zh) * 2011-08-30 2013-03-06 中国科学院电子学研究所 一种数字延时锁定环电路
CN103441757A (zh) * 2013-08-28 2013-12-11 龙芯中科技术有限公司 多相位延迟锁相环及其控制方法
US20140028366A1 (en) * 2012-07-30 2014-01-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method and Apparatus of Digital Control Delay Line
CN103916102A (zh) * 2014-03-10 2014-07-09 北京时代民芯科技有限公司 一种fpga内嵌全数字低功耗时钟产生电路
CN104753524A (zh) * 2013-12-25 2015-07-01 中国科学院电子学研究所 一种延时锁定环路
US20160056806A1 (en) * 2014-08-22 2016-02-25 Nokia Corporation All-digital delay-locked loop tuning method with randomized lsb-tuning
CN105761746A (zh) * 2016-02-04 2016-07-13 北京时代民芯科技有限公司 一种单粒子加固fpga分布式ram的写入时序匹配电路
CN106407037A (zh) * 2015-07-27 2017-02-15 中国科学院电子学研究所 一种双端口存储器字线控制电路
CN107395163A (zh) * 2017-07-10 2017-11-24 东南大学 数字电路控制的模拟延时线电路

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0987853A1 (en) * 1998-09-17 2000-03-22 STMicroelectronics S.r.l. A fully digital phase aligner
US20060139079A1 (en) * 2004-12-28 2006-06-29 Elpida Memory Inc. Delay circuit and semiconductor device
CN102882519A (zh) * 2011-07-15 2013-01-16 英特尔移动通信有限责任公司 可调节延迟器、用于延迟输入信号的方法及极坐标传送器
CN102957422A (zh) * 2011-08-30 2013-03-06 中国科学院电子学研究所 一种数字延时锁定环电路
US20140028366A1 (en) * 2012-07-30 2014-01-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method and Apparatus of Digital Control Delay Line
CN103441757A (zh) * 2013-08-28 2013-12-11 龙芯中科技术有限公司 多相位延迟锁相环及其控制方法
CN104753524A (zh) * 2013-12-25 2015-07-01 中国科学院电子学研究所 一种延时锁定环路
CN103916102A (zh) * 2014-03-10 2014-07-09 北京时代民芯科技有限公司 一种fpga内嵌全数字低功耗时钟产生电路
US20160056806A1 (en) * 2014-08-22 2016-02-25 Nokia Corporation All-digital delay-locked loop tuning method with randomized lsb-tuning
CN106407037A (zh) * 2015-07-27 2017-02-15 中国科学院电子学研究所 一种双端口存储器字线控制电路
CN105761746A (zh) * 2016-02-04 2016-07-13 北京时代民芯科技有限公司 一种单粒子加固fpga分布式ram的写入时序匹配电路
CN107395163A (zh) * 2017-07-10 2017-11-24 东南大学 数字电路控制的模拟延时线电路

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
M. MOTA等: "A high-resolution time interpolator based on a delay locked loop and an RC delay line", 《IEEE JOURNAL OF SOLID-STATE CIRCUITS》 *
朱曼子等: "一种新型混合信号时钟延时锁定环电路设计", 《微电子学与计算机》 *

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110851331A (zh) * 2019-11-13 2020-02-28 中国电子科技集团公司第五十八研究所 一种反熔丝fpga的片上监测电路
CN110851331B (zh) * 2019-11-13 2021-11-16 中国电子科技集团公司第五十八研究所 一种反熔丝fpga的片上监测电路
CN112954492A (zh) * 2021-01-26 2021-06-11 北京源启先进微电子有限公司 应用于多路选择器的选择装置及多路选择器
CN112954492B (zh) * 2021-01-26 2022-03-22 北京源启先进微电子有限公司 应用于多路选择器的选择装置及多路选择器

Also Published As

Publication number Publication date
CN109088619B (zh) 2022-06-28

Similar Documents

Publication Publication Date Title
US20210313975A1 (en) Bi-directional adaptive clocking circuit supporting a wide frequency range
CA1256168A (en) Digital phase adjustment
CN103984274B (zh) 数字电源闸控的集成电路及方法
CN105553447B (zh) 时钟切换电路
CN104579320B (zh) 时钟延迟方法、装置、延迟锁相环及数字时钟管理单元
CN105159374A (zh) 面向超宽电压的在线监测单元及监测窗口自适应调节系统
CN103856192B (zh) 一种嵌入式脉冲时序电路系统
CN105978539B (zh) 一种结构精简的快速时钟拉伸电路
CN107357347B (zh) 一种基于半路径时序预警法的监测点偏差调节电路及方法
CN100588148C (zh) 具有数字接口的半导体器件
CN109088619A (zh) 一种使能信号产生方法及电路
CN112667292B (zh) 一种异步微流水线控制器
CN106026994A (zh) 一种基于pvtm的宽电压时钟拉伸电路
CN102353891A (zh) 一种数字集成电路功能测试仪
CN101110582B (zh) 延迟控制电路
CN103500243A (zh) 一种自适应pvt变化的时钟电路设计方法
CN106209075A (zh) 数字延迟单元与信号延迟电路
CN114113989A (zh) 一种dft测试装置、测试系统以及测试方法
CN114357539A (zh) 一种基于环形振荡器的频率可控puf电路
CN109660247A (zh) 片内电压调节器间的时序控制系统及时序控制方法
CN106330178A (zh) 数字延时锁相环及控制数字延时锁相环的方法
CN102790605A (zh) 异步信号同步器
CN101521500B (zh) 应用相位选择器的数据锁存电路
CN201584959U (zh) 一种消除路径时延的时钟电路
Kol et al. Adaptive synchronization for multi-synchronous systems

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant