CN109660247A - 片内电压调节器间的时序控制系统及时序控制方法 - Google Patents

片内电压调节器间的时序控制系统及时序控制方法 Download PDF

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Abstract

本发明提供了一种时序控制系统，包括电源管理单元、电压检测单元、延时单元和逻辑门电路。本发明的所述时序控制系统通过所述电源管理单元提供系统逻辑电平信号和外部输入电压，所述电压检测单元检测所述片内电压调节器的输出电压，并参考阈值电压输出电平信号，所述电平信号以及所述系统电平信号经所述延时单元和所述逻辑门电路的逻辑作用输出，以实现对不同电压调节器之间的起电和关电时序控制，满足需要复杂时序控制的应用场景需求。本发明还提供了应用所述时序控制系统的时序控制方法。

Description

片内电压调节器间的时序控制系统及时序控制方法
技术领域
本发明涉及集成电路技术领域，尤其涉及片内电压调节器之间的时序控制系统及时序控制方法。
背景技术
随着集成电路技术的发展，许多功能模块被集成到芯片上，芯片对电源起电和关电控制的要求也越来越高。由于芯片本身的电源数量较多，内部电源和信号之间的干扰和耦合变得越来越严重，现有技术中通常会在芯片上设置两个或两个以上的片内电压调节器来减小对外部电源扰动的敏感度，保证功能模块自身的性能，从而需要在多个片内电压调节器之间进行起电和关电时序控制，以满足正常的起电和关电需求。
公开号为CN106681209A的中国发明专利申请公开了一种电源时序电路及电源时序电路控制系统，通过在相邻的电源芯片之间设置延时电路来实现不同电源芯片之间的时序控制。然而该申请的延时电路是由电阻和电容组成的RC延时电路，只能由第一个电源芯片的起电或关电来控制其他电源芯片进行同样的动作，无法满足需要复杂时序控制的应用场景需求。另外，该申请提供的是多个芯片间的电源时序控制方法，无法解决集成电路的同一芯片内的内部电压调节器之间的复杂电源时序控制。
因此，有必要开发一种新的时序控制系统以解决现有技术中存在的上述问题。
发明内容
本发明的目的在于提供一种用于在至少两个片内电压调节器之间进行时序控制的时序控制系统，以满足需要复杂时序控制的应用场景需求。
为实现上述目的，本发明的所述时序控制系统，包括电源管理单元、电压检测单元、延时单元和逻辑门电路，所述电源管理单元用于提供系统逻辑电平信号和外部输入电压，所述电压检测单元用于根据阈值电压和一个片内电压调节器的输出电压输送电平信号，所述延时单元用于延时输出所述电平信号，所述逻辑门电路用于对延时输出的所述电平信号、所述电压检测单元输出的所述电平信号以及所述系统电平信号进行逻辑作用，以向另一个片内电压调节器输出控制信号，所述控制信号用于控制所述片内电压调节器的起电或关电。
本发明所述的时序控制系统的有益效果在于：所述时序控制系统通过检测所述片内电压调节器的输出电压，结合所述延时单元和所述逻辑门电路的逻辑作用实现对不同电压调节器之间的起电和关电时序控制，以满足需要复杂时序控制的应用场景需求。
优选的，所述逻辑门电路具有第一与门、第二与门、第一或门和第二或门，所述电源管理单元向至少两个所述片内电压调节器输送外部输入电压，通过所述第二或门向一个所述片内电压调节器输送所述系统逻辑电平信号，以及通过所述第二与门向另一个所述片内电压调节器输送所述系统逻辑电平信号，所述电压检测单元输出所述电平信号后，所述延时单元延时输出所述电平信号。其有益效果在于：有利于在一个所述片内电压调节器起电后，通过所述延时单元的控制实现另一个所述片内电压调节器的起电，以及在另一个所述片内电压调节器关电后，实现一个所述片内电压调节器的关电。
进一步优选的，所述电压检测单元包括第一电压检测单元，所述延时单元包括第一延时单元，所述第一电压检测单元的输出端分别与所述第一延时单元的输入端以及所述第一与门的输入端连接，所述第一延时单元、所述第一与门和所述第二与门串联连接，所述第二与门的输出端接另一个所述片内电压调节器。
进一步优选的，所述电压检测单元包括第二电压检测单元，所述延时单元包括第二延时单元，所述第二电压检测单元的输出端分别与所述第二延时单元的输入端以及所述第一或门的输入端连接，所述第二延时单元、所述第一或门和所述第二或门串联连接。
优选的，所述电压检测单元为迟滞比较器。其有益效果在于：使所述电压检测单元输出稳定的电平信号。
优选的，所述电压检测单元包括比较器、边沿D触发器和门电路，所述比较器与所述边沿D触发器串联连接，所述比较器对所述输出电压和所述阈值电压进行比对，所述比较器输出的信号与所述第一边沿D触发器输出的信号经所述门电路输出给所述延迟单元。其有益效果在于：避免在时钟上升沿到来之前由于所述比较器的不稳定输出对后续时序控制的影响。
进一步优选的，所述电压检测单元为所述第一电压检测单元，所述门电路为与门。
进一步优选的，所述电压检测单元为所述第二电压检测单元，所述门电路为或门。
优选的，所述电源管理单元向一个所述片内电压调节器输送所述外部输入电压和所述系统逻辑电平信号，所述逻辑门电路包括与门和或门，所述延时单元包括第一延时单元和第二延时单元，所述电压检测单元的输出端分别接所述第一延时单元和所述与门，所述第一延时单元、所述与门、所述第二延时单元和所述或门串联连接，且所述与门的输出端接一个所述片内电压调节器的输入端，所述或门的输出端接另一个所述片内电压调节器的输入端。其有益效果在于：便于在一个所述片内电压调节器起电后，实现另一个片内电压调节器的起电，以及在一个所述片内电压调节器关电后，实现另一个片内电压调节器的关电。
优选的，所述电压检测单元具有两个迟滞比较器和两个与非门，每个所述迟滞比较器的输出端均串联一个所述与非门，两个所述与非门交叉耦合，其中一个所述与非门的输出端接所述第一延迟单元的输入端。其有益效果在于：使所述电压检测单元稳定输出电平信号。
优选的，所述电压检测单元具有两个比较器、两个边沿D触发器、两个或门以及两个与非门，每个所述比较器均与一个所述边沿D触发器、一个所述或门以及一个所述与非门串联连接，所述或门的另一个输入端接所述比较器的输出端，两个所述与非门交叉耦合，其中一个所述与非门的输出端接所述第一延迟单元的输入端。其有益效果在于：避免在时钟上升沿到来之前由于所述比较器的不稳定输出对后续时序控制的影响，使所述电平信号稳定输出。
优选的，所述电压检测单元和所述延时单元之间设置有电平转换单元。其有益效果在于：所述电平转换单元使输出的电平信号转换为下一个受时序控制的所述片内电压调节器的输入电压的电压域。
进一步优选的，所述电平转换单元包括第一逆变器、第二逆变器、第一NMOS管、第二NMOS管、第一PMOS管和第二PMOS管，所述第一逆变器和所述第二逆变器串联连接，所述第二逆变器的输出端接所述第一NMOS管的栅极，所述第一逆变器和所述第二逆变器之间的节点接所述第二NMOS管的栅极，所述第一NMOS管的源极和所述第二NMOS管的源极均接地，所述第一NMOS管的漏极接所述第一PMOS管的漏极，所述第二NMOS管的漏极接所述第二PMOS管的漏极，所述第一PMOS管与所述第二PMOS管交叉耦合。
优选的，所述片内电压调节器和所述电压检测单元之间设置有电压变换网络，所述电压变换网络用于对所述片内电压调节器的输出电压进行变换。其有益效果在于：所述电压变换网络转换为适合进入所述电压检测单元的电压值，使所述电压检测单元参考所述阈值电压能够输出稳定的电平信号。
进一步优选的，所述电压变换网络包括串联连接的第一电阻和第二电阻，所述第一电阻的一端接所述片内电压调节器的输出端，所述第二电阻的一端接地，所述第一电阻和所述第二电阻之间的分压点接所述第一电压检测单元的输入端。
进一步优选的，所述电压变换网络包括串联连接的第三电阻和第四电阻，所述第四电阻的一端接地，所述片内电压调节器的输出端分别接所述第三电阻的一端，以及所述第三电阻和所述第四电阻之间的节点，所述电压检测单元的输入端接所述片内电压调节器和所述第三电阻之间的节点。
优选的，所述延时单元由2N个反相器串联组成，每个所述反相器另一个输出端通过定值电容器接地，所述N为大于等于1的正整数。其有益效果在于：一方面保证了输入和输出的电平信号具有相同的极性，另一方面通过调节N的大小来控制输出信号的延时时间。
优选的，所述延时单元为级联移位寄存器。其有益效果在于：通过所述级联移位寄存器的时钟信号控制输出信号的时间。
所述延时单元具有第一D触发器、第二D触发器、第四与门、第三D触发器、T触发器、第一数据选择器、第二数据选择器、计数器、逻辑比较器和逻辑减法器，所述第一D触发器的输出端和所述第二D触发器的输出端均与所述第一数据选择器连接，所述第一D触发器的复位端和所述第二D触发器的复位端均与所述第四与门的输出端连接，所述第三D触发器的输出端接所述第四与门的输入端，所述第三D触发器的输入端以及所述T触发器的时钟脉冲端均接入所述第二数据选择器的输入端，所述逻辑比较器的一端接所述第二数据选择器的输入端，另一端接所述计数器的输出端，所述逻辑减法器的一端接所述第二数据选择器的输入端，另一端接所述计数器的输出端。其有益效果在于：通过输入电平的跳变触发计数器计数，直到设定的计数时间达到后翻转输出电平，达到灵活的延时时间，非常适用于大延时又不增加太多硬件成本的场合。
本发明还提供了使用所述时序控制系统在至少两个片内电压调节器之间进行时序控制的时序控制方法，所述时序控制方法包括：通过所述电源管理单元提供系统逻辑电平信号和外部输入电压，使一个所述片内电压调节器实现起电或关电；通过所述电压检测单元向所述延时单元输出电平信号；通过所述延时单元延时输出所述电平信号；通过所述逻辑门电路对延时输出的所述电平信号、所述电压检测单元输出的所述电平信号以及所述系统电平信号进行逻辑作用，以向另一个片内电压调节器输出控制信号，从而控制所述片内电压调节器的起电或关电。
本发明所述时序控制方法的有益效果在于：通过检测所述片内电压调节器的输出电压，结合所述延时单元和所述逻辑门电路的逻辑作用实现对不同电压调节器之间的起电和关电时序控制。
优选的，所述时序控制系统包括电压变换网络，通过所述电压变换网络将所述片内电压调节器的输出电压转换后，输出给所述电压检测单元。其有益效果在于：所述电压变换网络调节进入所述电压检测单元的电压值，使所述电压检测单元参考所述阈值电压能够输出稳定的电平信号。
优选的，所述时序控制系统包括电平转换单元，通过所述电平转换单元对所述电平信号进行电平转换后，再输出给所述延迟单元。其有益效果在于：所述电平转换单元使输出的电平信号适应下一个受时序控制的所述片内电压调节器的输入电压的电压域。
附图说明
图1为本发明实施例1的第一时序控制系统在第一片内电压调节器和第二片内电压调节器之间进行所述第一时序控制的工作状态示意图；
图2为本发明实施例1的第一电压检测单元的电路图；
图3为本发明实施例1的第一延时单元的电路图；
图4为本发明实施例2的第三电压检测单元的电路图；
图5为本发明实施例3的第三延时单元的电路图；
图6为本发明实施例4的第五延时单元的电路图；
图7为本发明实施例5的第五时序控制系统在第一片内电压调节器和第二片内电压调节器之间的工作状态示意图；
图8为本发明实施例5的第五电压检测单元的一种电路图；
图9为本发明实施例5的第五电压检测单元的另一种电路图；
图10为本发明实施例6的第六时序控制系统在第一片内电压调节器、第二片内电压调节器和第三片内电压调节器之间的工作状态示意图。
图11为本发明实施例7的一种电压变换网络在片内电压调节器和电压检测单元之间的工作状态示意图；
图12为本发明实施例7的另一种电压变换网络在片内电压调节器和电压检测单元之间的工作状态示意图；
图13为本发明实施例8的第一电平转换单元的电路图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。除非另外定义，此处使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本文中使用的“包括”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。
针对现有技术存在的问题，本发明的实施例提供了一种时序控制系统，用于在片内电压调节器之间进行时序控制。所述时序控制系统具有电源管理单元、电压检测单元、延时单元和逻辑门电路，所述电源管理单元用于提供外部输入电压和系统逻辑电平信号，所述电压检测单元用于根据阈值电压和一个片内电压调节器的输出电压输送电平信号，所述延时单元用于延时输出所述电平信号，所述逻辑门电路用于对延时输出的所述电平信号、所述电压检测单元输出的所述电平信号以及所述系统电平信号进行逻辑作用，以向另一个片内电压调节器输出控制信号，所述控制信号用于控制所述片内电压调节器的起电或关电。
本发明的实施例还提供了使用所述时序控制系统在至少两个片内电压调节器之间进行时序控制的时序控制方法。
所述时序控制方法包括：通过所述电源管理单元提供系统逻辑电平信号和外部输入电压，使一个所述片内电压调节器实现起电或关电；通过所述电压检测单元向所述延时单元输出电平信号；通过所述延时单元延时输出所述电平信号；通过所述逻辑门电路对延时输出的所述电平信号、所述电压检测单元输出的所述电平信号以及所述系统电平信号进行逻辑作用，以向另一个片内电压调节器输出控制信号，从而控制所述片内电压调节器的起电或关电。
以下通过实施例1-8对本发明一些实施例的技术方案做详细的描述。
实施例1：
本实施例提供了第一时序控制系统，所述第一时序控制系统用于在第一片内电压调节器和第二片内电压调节器之间进行时序控制。所述第一时序控制系统使所述第一片内电压调节器先起电后，再使所述第二片内电压调节器起电，然后使所述第二片内电压调节器先关电，最后使所述第一片内电压调节器关电。
图1为实施例1的所述第一时序控制系统在第一片内电压调节器和第二片内电压调节器之间进行所述第一时序控制的工作状态示意图。
参照图1，第一时序控制系统(图中未标示)具有第一电压检测单元111、第一延时单元112、第一与门113、第二与门114、电源管理单元115、第二电压检测单元121、第二延时单元122、第一或门123和第二或门124。
所述第一时序控制系统在第一片内电压调节器13和第二片内电压调节器14之间进行时序控制的过程如下：
具体的，所述电源管理单元115通过所述第二或门124向所述第一片内电压调节器13输送高电平的系统电平信号和第一外部输入电压，使所述第一片内电压调节器13首先起电；所述电源管理单元115通过所述第二与门114向所述第二片内电压调节器14输送第二外部输入电压和高电平的所述系统电平信号，此时，所述第二片内电压调节器14处于关电状态。
然后，所述第一电压检测单元111判断所述第一片内电压调节器13的输出电压大于高阈值电压后，输出高电平的第一电平信号；所述第一延时单元112延时输出所述第一电平信号；延时输出的所述第一电平信号与所述第一电压检测单元111输出的所述第一电平信号通过所述第一与门113的逻辑作用输出的逻辑高电平信号，再与高电平的所述系统电平信号通过所述第二与门114输出为所述第二片内电压调节器14的起电控制信号，使所述第二片内电压调节器14起电。因此，所述第一延时单元112决定了所述第二片内电压调节器14晚于所述第一片内电压调节器13的起电时间。
然后，所述电源管理单元115输送的所述系统电平信号跳转为低电平，延时输出的所述第一高电平信号与低电平的所述系统电平信号PU通过所述第二与门114输出为所述第二片内电压调节器14的关电控制信号，使所述第二片内电压调节器14关电。
最后，所述第二电压检测单元121判断所述第二片内电压调节器14的输出电压小于低阈值电压后，输出低电平的第二电平信号，所述第二延时单元122延时输出所述第二电平信号；延时输出的所述第二电平信号和所述第二电压检测单元121输出的所述第二电平信号通过所述第一或门123输出的逻辑低电平信号，再与低电平的所述系统电平信号PU通过所述第二或门124输出为所述第一片内电压调节器13的关电控制信号，使所述第一片内电压调节器13关电。因此，所述第二延时单元122决定了所述第一片内电压调节器13晚于所述第二片内电压调节器14的关电时间。
图2为实施例1的第一电压检测单元的电路图。参照图1和图2，所述第一电压检测单元111为第一迟滞比较器，所述第一片内电压调节器13的输出端接所述第一迟滞比较器的正极，所述第一迟滞比较器的输出端分别接所述第一延时单元112的输入端以及所述第一与门113的输入端。所述第一迟滞比较器的负极输入所述高阈值电压，即Vref-H，所述第一片内电压调节器13的输出电压为Vreg1，所述第一迟滞比较器判断Vreg1大于Vref-H后，输出高电平的所述第一电平信号。
实施例1中，所述第二电压检测单元121为第二迟滞比较器，与所述第一电压检测单元111具有相同的结构。所述第二迟滞比较器的负极输入所述低阈值电压，正极接所述第二片内电压调节器14的输出端，所述第二迟滞比较器的输出端接所述第二延时单元122，所述第二迟滞比较器判断所述第二片内电压调节器14的输出电压小于等于所述低阈值电压后，输出低电平的所述第二电平信号。
图3为实施例1的第一延时单元的电路图。参照图1和图3，所述第一延时单元112由6个相同的反相器1121串联组成，即每个所述反相器的输出端接相邻所述反相器的输入端，另外每个所述反相器1121的输出端通过所述定值电容器1122接地。
本发明一些实施例中，所述第一延时单元112由2N个反相器串联组成，其中N为大于等于1的正整数，每个所述反相器的输出端通过定值电容器接地，所述第二延时单元122具有与所述第一延时单元112相同的结构。由于构成所述反相器的金属-氧化物-半导体(Metal Oxide Semiconductor，MOS)晶体管无论从导通变为截止，还是从截止变为导通都需要一定的过渡时间，另外还存在寄生电容，因此通过调节所述反相器的个数能够控制所述第一延时单元112或所述第二延时单元122输出信号的延时时间。
实施例1中，所述第一外部输入电压Vin1和所述第二外部输入电压Vin2不相等。
本发明一些实施例中，所述第一片内电压调节器13的输入电压和所述第二片内电压调节器14的输入电压为同一外部输入电压。
本发明一些实施例中，所述电源管理单元115向所述第一片内电压调节器13输出输入电压，所述第一片内电压调节器13的输出电压作为所述第二片内电压调节器14的输入电压。
实施例2：
本实施例提供了第二时序控制系统，所述第二时序控制系统用于在所述第一片内电压调节器和所述第二片内电压调节器之间进行时序控制。
所述第二时序控制系统与所述第一时序控制系统的区别在于：所述第二时序控制系统的电压检测单元为第三电压检测单元和第四电压检测单元。
图4为实施例2的第三电压检测单元的电路图。参照图1和图4，第三电压检测单元4具有第一比较器41、第一边沿D触发器42和第三与门43。所述第一片内电压调节器13的输出端接所述第一比较器41的正极，所述第一比较器41的输出端分别接所述第一边沿D触发器42的输入端D和所述第三与门43的一个输入端，所述第一边沿D触发器42的输出端Q接所述第三与门43的另一个输入端，所述第三与门43的输出端接所述第一延时单元112的输入端。所述第一比较器41的负极输入所述高阈值电压Vref-H，所述第一比较器41判断所述第一片内电压调节器13的输出电压Vreg1大于所述高阈值电压Vref-H后，输出的信号为高电平信号。所述第一比较器41输出的高电平信号被所述第一边沿D触发器42采样并输出后，再通过所述第三与门43输出为高电平的信号。时钟控制信号CP上升沿到来之前，无论所述第一比较器41输出的信号为高电平还是低电平，都无法经所述第一触发器42输出，所述第一边沿D触发器输出的信号仍然为低电平信号，从而避免了在时钟上升沿到来之前由于所述第一比较器41的不稳定输出对后续时序控制的影响。
本实施例中，所述第四电压检测单元与所述第三电压检测单元4的区别在于：所述第四电压检测单元具有第三或门，所述第一比较器41的输出端分别接所述第一边沿D触发器42的输入端D和所述第三或门的一个输入端，所述第一边沿D触发器42的输出端Q接所述第三或门的另一个输入端，所述第三或门的输出端接所述第二延时单元122的输入端。
实施例3：
本实施例提供了第三时序控制系统，所述第三时序控制系统用于在所述第一片内电压调节器和所述第二片内电压调节器之间进行时序控制。
所述第三时序控制系统与所述第一时序控制系统的区别在于：所述第三时序控制系统的延时单元为第三延时单元和第四延时单元，所述第三延时单元和所述第四延时单元具有相同的结构。
图5为实施例3的第三延时单元的电路图。参照图5，第三延时单元5为级联移位寄存器，所述第三延时单元5由四个结构相同的边沿D触发器51组成，四个所述边沿D触发器51在同一时钟信号CP下工作，每个所述边沿D触发器51在每一个所述时钟信号CP的上升沿送入一位二进制数据，经过四个时钟周期后，输入数据存入了四个历史数据，以完成第四个时钟周期之前的输入数据的输出，从而实现数据的延时输出。
本发明一些实施例中，所述第三延时单元为由M个边沿D触发器组成的级联移位寄存器，M为大于等于1的自然数。
实施例4：
本实施例提供了第四时序控制系统，所述第四时序控制系统用于在所述第一片内电压调节器和所述第二片内电压调节器之间进行时序控制。
所述第四时序控制系统与所述第一时序控制系统的区别在于：所述第四时序控制系统的延时单元为第五延时单元和第六延时单元，所述第五延时单元和所述第六延时单元具有相同的结构。
图6为实施例4的第五延时单元的电路图。参照图1和图6，第五延时单元6具有第一D触发器61、第二D触发器62、第四与门63、第三D触发器64、T触发器65、第一数据选择器66、第二数据选择器67、计数器68、逻辑比较器69和逻辑减法器610。所述第一D触发器61的输出端Q和所述第二D触发器62的输出端Q均与所述第一数据选择器66连接；所述第一D触发器61的复位端和所述第二D触发器62的复位端均与所述第四与门63的输出端连接；所述第三D触发器64的输出端接所述第四与门63的输入端，所述第三D触发器64的输入端D，所述T触发器65的时钟脉冲端CK以及所述第二数据选择器67的输入端均接所述逻辑比较器69的输出端；所述逻辑比较器69的一端接所述第二数据选择器67的输入端，另一端接所述计数器68的输出端；所述逻辑减法器610的一端接所述第二数据选择器67的输入端，另一端接所述计数器68的输出端。
所述系统电平信号为低电平，所述T触发器65输出的信号为低电平；所述系统电平信号从低电平到高电平跳变，使所述第一片内电压调节器13起电。IN端的起电高电平信号到来后，所述第一D触发器61产生上升沿触发并输出高电平的信号，使得所述第一数据选择器66通过端口01向所述第二数据选择器67中的输入端口1输送起电时间控制数据；由于所述计数器68复位在全零状态，所述逻辑比较器69输出高电平的信号，使所述第二数据选择器67将所述起电时间控制数据输出到所述计数器68的加载端口Load；所述计数器68加载所述起电时间控制数据后，输出的数据不为0，因此所述逻辑比较器69输出低电平的信号，使所述第二数据选择器67通过端口0向所述计数器68加载来自所述逻辑减法器610输出的数据，直至经过所述起电时间控制数据个时钟周期后，所述计数器68的输出数据变为零，使所述逻辑比较器69输出高电平的信号，以产生所述T触发器65和所述第三D触发器64的输入时钟的上升沿，所述T触发器65发生翻转以通过OUT端输出高电平，即经过所述起电时间控制数据个时钟周期后输出了起电的高电平信号，以完成起电时序延时的目的。同时所述第三D触发器64输出为高电平，再通过所述第四与门63输出为高电平，以使所述第一D触发器61和所述第二D触发器62复位以输出低电平的信号，进而使所述第一数据选择器66输出端口00的为0数据的输入信号，直至下一次所述IN端的关电低电平信号到来。
本实施例中，所述第六延时单元具有与所述第五延时单元6相同的电路图。参照图6，所述T触发器65在初始电平为高电平时，复位并输出高电平的信号。当所述IN端发生从高电平到低电平的跳变，所述第二D触发器62产生下降沿触发并输出高电平的信号，所述第一数据选择器66将输入端口10的关电时间控制数据输出到所述第二数据选择器67的输入端口1。由于所述计数器68复位在全零状态，所述逻辑比较器69输出高电平的信号，使所述第二数据选择器67将所述关电时间控制数据加载到所述计数器68的加载端口Load；所述第二数据选择器67加载所述关电时间控制数据后，输出的数据不为0，因此所述逻辑比较器69输出低电平的信号，使所述第二数据选择器67通过端口0向所述计数器68加载来自所述第二逻辑比较器610输出的数据，直至经过所述关电时间控制数据个时钟周期后，所述计数器68的输出数据变为零，使所述逻辑比较器69输出高电平的信号，以产生所述T触发器65和所述第三D触发器64的输入时钟的上升沿，所述T触发器65发生翻转以通过所述OUT端输出低电平，即经过所述关电时间控制数据个时钟周期后输出了关电的低电平信号，以完成关电时序延时的目的。同时所述第三D触发器64输出为高电平，再通过所述第四与门63输出为高电平，从而所述第一D触发器61和所述第二D触发器62复位以输出低电平的信号，进而使所述第一数据选择器66输出端口00的为0数据的输入信号，直至下一次所述IN端的起电高电平信号到来。
实施例5：
本实施例提供了第五时序控制系统，所述第五时序控制系统用于在所述第一片内电压调节器和所述第二片内电压调节器之间进行时序控制。所述第五时序控制系统使所述第一片内电压调节器起电后，使所述第二片内电压调节器起电，然后使所述第一片内电压调节器关电，最后使所述第二片内电压调节器关电。
图7为实施例5的第五时序控制系统在所述第一片内电压调节器和所述第二片内电压调节器之间的工作状态示意图。参照图7，第五时序控制系统(图中未标示)具有第五电压检测单元71、所述第一延时单元112、所述第二延时单元122、所述第一与门113、所述第一或门123和所述电源管理单元115。
所述电源管理单元115向所述第一片内电压调节器13输送第一外部输入电压和高电平的系统电平信号，使所述第一片内电压调节器13首先起电；所述电源管理单元115向所述第二片内电压调节器14输送第二外部输入电压，此时所述第二片内电压调节器14处于关电状态。
然后，所述第五电压检测单元71判断所述第一片内电压调节器13的输出电压大于所述高阈值电压后，输出的信号为高电平信号；所述第一延时单元112延时输出所述第五电压检测单元71输出的信号，所述第五电压检测单元71输出的信号和所述第一延时单元112输出的信号经所述第一与门113后输出的信号为高电平信号，所述第一与门113输出的信号经所述第一或门123输出为所述第二片内电压调节器14的起电控制信号，使所述第二片内电压调节器14起电。因此，所述第一延时单元112决定了所述第二片内电压调节器14晚于所述第一片内电压调节器13的起电时间。
然后，所述电源管理单元115使所述系统电平信号转换为低电平信号，进而使所述第一片内电压调节器13关电。
最后，所述第五电压检测单元71判断所述第一片内电压调节器13的输出电压小于所述低阈值电压后，输出的信号为低电平信号；所述第五电压检测单元71输出的信号通过所述第一与门113后输出的信号为低电平信号，再经过所述第二延时单元122的延时输出后，与所述第一与门113输出的信号一起经所述第一或门123输出为所述第二片内电压调节器14的关电控制信号，使所述第二片内电压调节器14关电。因此，所述第二延时单元122决定了所述第二片内电压调节器14晚于所述第一片内电压调节器13的关电时间。
图8为实施例5中的第五电压检测单元的一种电路图。参照图7和图8，第五电压检测单元71具有第三迟滞比较器711、第四迟滞比较器712、第一与非门713和第二与非门714。所述第一片内电压调节器13的输出端分别接所述第三迟滞比较器711的负极以及所述第四迟滞比较器712的正极，所述第三迟滞比较器711的输出端接所述第一与非门713的一个输入端，所述第四迟滞比较器712的输出端接所述第二与非门714的一个输入端，所述第一与非门713的另一个输入端接所述第二与非门714的输出端，所述第二与非门714的另一个输入端接所述第一与非门713的输出端。所述第三迟滞比较器711的正极输入高阈值电压Vref-H，所述第四迟滞比较器712的负极输入低阈值电压Vref-L。
当所述第一片内电压调节器13的输出电压，即Vreg1大于等于Vref-H，所述第三迟滞比较器711输出的信号为低电平，所述第四迟滞比较器712输出的信号为高电平，使所述第一与非门713输出高电平，反馈给所述第二与非门714的输入端，使所述第二与非门714输出低电平，所述第二与非门714输出的低电平反馈给所述第一与非门713，使所述第一与非门稳定输出高电平的信号。
当Vreg1小于等于Vref-L，所述第三迟滞比较器711输出的信号为高电平，所述第四迟滞比较器712输出的信号为低电平，从而使所述第二与非门714输出的信号为高电平，所述第二与非门714输出的信号与所述第三迟滞比较器711输出的信号经所述第一与非门713输出的信号为低电平，进而反馈给所述第二与非门714，使得所述电压检测单元71稳定输出低电平的信号。
图9为实施例5中的第五电压检测单元的另一种电路图。参照图9，第五电压检测单元9具有第三比较器91、第四比较器92、第三边沿D触发器93、第四边沿D触发器94、第四或门95、第五或门96、所述第一与非门713以及所述第二与非门714。
参照图7和图9，所述第三比较器91、第三边沿D触发器93、所述第四或门95以及所述第一与非门713串联连接，所述第四或门95的一个输入端接所述第三比较器91的输出端；所述第四比较器92、第四边沿D触发器94、所述第五或门96以及所述第二与非门714串联连接，所述第五或门96的一个输入端接所述第四比较器92的输出端；所述第一与非门713的输入端接所述第二与非门714的输出端，所述第二与非门714的输入端接所述第一与非门713的输出端，所述第一与非门的输出端713接所述第一延时单元112的输入端。
当Vreg1大于Vref-H，所述第三比较器91输出的低电平信号被所述第三边沿D触发器93采样并输出后，再通过所述第四或门95输出的信号为低电平，同理，所述第四比较器92输出的高电平信号经所述第四边沿D触发器94和所述第五或门96作用后输出的信号为高电平，再通过所述第一与非门713和所述第二与非门714的逻辑作用输出的信号为高电平。
当Vreg1小于Vref-L，所述第三比较器91输出的高电平信号被所述第三边沿D触发器93采样并输出后，再通过所述第四或门95输出的信号为高电平信号；同理，所述第四比较器92输出的低电平信号经所述第四边沿D触发器94和所述第五或门96作用后输出的信号为低电平信号，第五或门96输出的低电平信号经所述第二与非门714输出为高电平的信号，所述第二与非门714输出的信号与所述第四与门95输出的高电平信号经所述第一与非门713输出为低电平的信号，进而反馈给所述第二与非门714，使得所述电压检测单元9稳定输出低电平的信号。
实施例6：
本实施例提供了第六时序控制系统，所述第六时序控制系统用于在所述第一片内电压调节器、所述第二片内电压调节器和第三片内电压调节器之间进行时序控制。所述第六时序控制系统使所述第一片内电压调节器、所述第二片内电压调节器和所述第三片内电压调节器依次起电，然后按所述第三片内电压调节器、所述第二片内电压调节器和所述第一片内电压调节器的顺序依次关电。
图10为本发明实施例6的所述第六时序控制系统在所述第一片内电压调节器、所述第二片内电压调节器和所述第三片内电压调节器之间的工作状态示意图。参照图10，所述第六时序控制系统具有电源管理单元(图中未标示)、所述第一电压检测单元111、所述第一延时单元112、所述第一与门113、所述第二与门114、所述第二电压检测单元121、所述第二延时单元122、所述第一或门123、所述第二或门124、第六电压检测单元101、第七延时单元102、第五与门103、第六与门104、第七电压检测单元105、第八延时单元106、第六或门107以及第七或门108。
所述电源管理单元(图中未标示)分别向所述第一片内电压调节器13、所述第二片内电压调节器14和所述第三片内电压调节器15输送第一外部输入电压、第二外部输入电压和第三外部输入电压，分别向所述第二或门124、所述第七或门108以及所述第六与门104输送高电平的系统电平信号PU，使所述第一片内电压调节器13首先起电，此时所述第二片内电压调节器14和所述第三片内电压调节器15处于关电状态。
然后，所述第一延时单元112决定了所述第二片内电压调节器14晚于所述第一片内电压调节器13的起电时间，具体过程与本发明实施例1的所述第二片内电压调节器14的起电过程的区别在于：所述系统电平信号PU经所述第七或门108输出的高电平信号，与所述第一与门113输出的逻辑高电平信号一起，经所述第二与门114输出为所述第二片内电压调节器14的起电控制信号。
然后所述第七延时单元102决定了所述第三片内电压调节器15晚于所述第二片内电压调节器14的起电时间，具体过程与本发明实施例1中所述第二片内电压调节器14的起电过程相同，在此不做赘述。
所述第三片内电压调节器15起电后，所述电源管理单元(图中未标示)将高电平的所述系统电平信号PU跳转为低电平，所述第三片内电压调节器15首先关电。
然后所述第八延时单元106决定了所述第二片内电压调节器14晚于所述第三片内电压调节器15的关电时间，具体过程与本发明实施例1的所述第二片内电压调节器14的关电过程的区别在于：所述第七或门108输出的逻辑低电平信号经所述第二与门114输出为所述第二片内电压调节器14的关电控制信号。
最后，所述第二延时单元122决定了所述第一片内电压调节器13晚于所述第二片内电压调节器14的起电时间，具体过程与本发明实施例1中所述第一片内电压调节器13的关电过程相同，在此不做赘述。
实施例7：
本实施例提供了电压变换网络，所述电压变换网络设置在所述片内电压调节器和所述电压检测单元之间。参考所述电压检测单元的阈值电压，通过所述电压变换网络对所述片内电压调节器的输出电压进行转换后，向所述电压检测单元输出待检测电压，使所述电压检测单元能够对所述待检测电压和所述阈值电压进行比较后，输出比较后的电平信号。
图11为实施例7中的一种电压变换网络在所述电压检测单元和所述片内电压调节器之间的工作状态示意图。参照图11，第一电压变换网络1100为降压型电压变换网络。所述第一电压变换网络1100具有串联连接的第一电阻1101和第二电阻1102，所述第二电阻1102的一端接地。片内电压调节器1110的输出端接所述第一电阻1101的一端，电压检测单元1120的输入端接所述第一电阻1101和所述第二电阻1102之间的节点。所述第一电阻1101的电阻值为R1，所述第二电阻1101的电阻值为R2，所述片内电压调节器1110的输出电压值为Vreg1，输入所述电压检测单元1120的电压值Vout1为(Vreg1×R2)/(R1+R2)。
图12为实施例7中的另一种电压变换网络在所述电压检测单元和所述片内电压调节器之间的工作状态示意图。参照图12，第二电压变换网络1200为升压型电压变换网络。所述第二电压变换网络1200具有串联连接的第三电阻1201和第四电阻1202，所述第四电阻1202的一端接地。所述片内电压调节器1110的输出端分别接所述第三电阻1201的一端，以及所述第三电阻1201和所述第四电阻1202的之间的节点。所述电压检测单元1120的输入端接所述片内电压调节器1110和所述第三电阻1201之间的节点。所述第三电阻1201的电阻值为R1，所述第四电阻1202的电阻值为R2，所述片内电压调节器1110的输出电压值为Vreg2，输入所述电压检测单元1120的电压值Vout2为Vreg2×(R1+R2)/R2。
实施例8：
本实施例提供了第一电平转换单元和第二电平转换单元。当所述第一片内电压调节器的外部输入电压和所述第二片内电压调节器的外部输入电压不相等，所述第一电压检测单元和所述第一延时单元之间设置有所述第一电平转换单元，所述第二电压检测单元和所述第二延时单元之间设置有所述第二电平转换单元。所述第一电平转换单元将所述第一电压检测单元输出的属于第一外部电压域的所述第一电平信号转换为属于所述第二片内电压调节器的外部输入电压域的电平信号。所述第二电平转换单元将所述第二电压检测单元输出的属于所述第二外部电压域的所述第二电平信号转换为属于所述第一片内电压调节器的外部输入电压域的电平信号。
图13为实施例8的第一电平转换单元的电路图。参照图1和图8，第一电平转换单元(图中未标示)具有的第一逆变器1301、第二逆变器1302、第一NMOS管1303、第二NMOS管1304、第一PMOS管1305和第二PMOS管1306。
具体的，所述第一逆变器1301和所述第二逆变器1302串联连接，所述第二逆变器1302的输出端接所述第一NMOS管1303的栅极，所述第一NMOS管1303的源极和所述第二NMOS管1304的源极均接地；所述第一NMOS管1303的漏极接所述第一PMOS管1305的漏极，所述第二NMOS管1304的漏极接所述第二PMOS管1306的漏极；所述第一PMOS管1305与所述第二PMOS管1306交叉耦合，所述第二NMOS管1304的源极接所述第一逆变器1301的输出端。
所述第一电压检测单元111向所述第一逆变器1301的电源输入端和所述第二逆变器1302的电源输入端加载第一外部输入电压Vin1，并向所述第一PMOS管1305的源极和第二PMOS管1306的源极加载第二外部输入电压Vin2。
当In端的输入信号跳变为逻辑高电平，所述第一逆变器1301使第一节点1307的信号转换为低电平的接地电位，进而使所述第二NMOS管1304关断；所述第二逆变器1302使所述第一NMOS管1303的栅极电压为Vin1，所述第一NMOS管1303导通；然后导通的所述第一NMOS管1303使第二节点1308处的电位下拉到接地电位，使所述第二PMOS管1306导通；同时由于所述第二NMOS管1304的关断使得所述第二PMOS管1306将第三节点1309处的电位上拉为Vin2，使所述第一PMOS管1305关断。可见，In端的从接地电位到Vin1的转变被转换为Out端的接地电位到Vin2的转变，实现了电平转换的功能。
本实施例中，所述第二电平转换单元与所述第一电平转换单元的结构相同。参照图8，当In端的输入信号跳变为逻辑低电平，所述第一逆变器1301使所述第一节点1307的信号为高电平的Vin1，使所述第二NMOS管1304导通；所述第二逆变器1302使所述第一NMOS管1304的栅极电压为接地电压，所述第一NMOS管1303关断；导通的所述第二NMOS管1304将所述第三节点1309处的电位下拉到接地电位，使所述第一PMOS管1305导通；同时由于所述第一NMOS管1303的关断使得导通的所述第一PMOS管1305将所述第二节点1308处的电位上拉到Vin2，使所述第二PMOS管1306关断。
虽然在上文中详细说明了本发明的实施方式，但是对于本领域的技术人员来说显而易见的是，能够对这些实施方式进行各种修改和变化。但是，应理解，这种修改和变化都属于权利要求书中所述的本发明的范围和精神之内。而且，在此说明的本发明可有其它的实施方式，并且可通过多种方式实施或实现。

Claims (22)

1.一种时序控制系统，用于在至少两个片内电压调节器之间进行时序控制，其特征在于，所述时序控制系统包括电源管理单元、电压检测单元、延时单元和逻辑门电路，所述电源管理单元用于提供外部输入电压和系统逻辑电平信号，所述电压检测单元用于根据阈值电压和一个片内电压调节器的输出电压输送电平信号，所述延时单元用于延时输出所述电平信号，所述逻辑门电路用于对延时输出的所述电平信号、所述电压检测单元输出的所述电平信号以及所述系统电平信号进行逻辑作用，以向另一个片内电压调节器输出控制信号，所述控制信号用于控制所述片内电压调节器的起电或关电。
2.如权利要求1所述的时序控制系统，其特征在于，所述逻辑门电路具有第一与门、第二与门、第一或门和第二或门，所述电源管理单元向至少两个所述片内电压调节器输送输入电压，通过所述第二或门向一个所述片内电压调节器输送所述系统逻辑电平信号，以及通过所述第二与门向另一个所述片内电压调节器输送所述系统逻辑电平信号，所述电压检测单元输出所述电平信号后，所述延时单元延时输出所述电平信号。
3.如权利要求2所述的时序控制系统，其特征在于，所述电压检测单元包括第一电压检测单元，所述延时单元包括第一延时单元，所述第一电压检测单元的输出端分别与所述第一延时单元的输入端以及所述第一与门的输入端连接，所述第一延时单元、所述第一与门和所述第二与门串联连接，所述第二与门的输出端接另一个所述片内电压调节器。
4.如权利要求2所述的时序控制系统，其特征在于，所述电压检测单元包括第二电压检测单元，所述延时单元包括第二延时单元，所述第二电压检测单元的输出端分别与所述第二延时单元的输入端以及所述第一或门的输入端连接，所述第二延时单元、所述第一或门和所述第二或门串联连接。
5.如权利要求2所述的时序控制系统，其特征在于，所述电压检测单元为迟滞比较器。
6.如权利要求2所述的时序控制系统，其特征在于，所述电压检测单元包括比较器、边沿D触发器和门电路，所述比较器与所述边沿D触发器串联连接，所述比较器对所述输出电压和所述阈值电压进行比对，所述比较器输出的信号与所述第一边沿D触发器输出的信号经所述门电路输出给所述延迟单元。
7.如权利要求3或6所述的时序控制系统，其特征在于，所述电压检测单元为所述第一电压检测单元，所述门电路为与门。
8.如权利要求4或5所述的时序控制系统，其特征在于，所述电压检测单元为所述第二电压检测单元，所述门电路为或门。
9.如权利要求1所述的时序控制系统，其特征在于，所述电源管理单元向一个所述片内电压调节器输送所述外部输入电压和所述系统逻辑电平信号，所述逻辑门电路包括与门和或门，所述延时单元包括第一延时单元和第二延时单元，所述电压检测单元的输出端分别接所述第一延时单元和所述与门，所述第一延时单元、所述与门、所述第二延时单元和所述或门串联连接，且所述与门的输出端接一个所述片内电压调节器的输入端，所述或门的输出端接另一个所述片内电压调节器的输入端。
10.如权利要求9所述的时序控制系统，其特征在于，所述电压检测单元具有两个迟滞比较器和两个与非门，每个所述迟滞比较器的输出端均串联一个所述与非门，两个所述与非门交叉耦合，其中一个所述与非门的输出端接所述第一延迟单元的输入端。
11.如权利要求9所述的时序控制系统，其特征在于，所述电压检测单元具有两个比较器、两个边沿D触发器、两个或门以及两个与非门，每个所述比较器均与一个所述边沿D触发器、一个所述或门以及一个所述与非门串联连接，所述或门的另一个输入端接所述比较器的输出端，两个所述与非门交叉耦合，其中一个所述与非门的输出端接所述第一延迟单元的输入端。
12.如权利要求1所述的时序控制系统，其特征在于，所述电压检测单元和所述延时单元之间设置有电平转换单元。
13.如权利要求12所述的时序控制系统，其特征在于，所述电平转换单元包括第一逆变器、第二逆变器、第一NMOS管、第二NMOS管、第一PMOS管和第二PMOS管，所述第一逆变器和所述第二逆变器串联连接，所述第二逆变器的输出端接所述第一NMOS管的栅极，所述第一逆变器和所述第二逆变器之间的节点接所述第二NMOS管的栅极，所述第一NMOS管的源极和所述第二NMOS管的源极均接地，所述第一NMOS管的漏极接所述第一PMOS管的漏极，所述第二NMOS管的漏极接所述第二PMOS管的漏极，所述第一PMOS管与所述第二PMOS管交叉耦合。
14.如权利要求1所述的时序控制系统，其特征在于，所述片内电压调节器和所述电压检测单元之间设置有电压变换网络，所述电压变换网络用于对所述片内电压调节器的输出电压进行变换。
15.如权利要求14所述的时序控制系统，其特征在于，所述电压变换网络包括串联连接的第一电阻和第二电阻，所述第一电阻的一端接所述片内电压调节器的输出端，所述第二电阻的一端接地，所述第一电阻和所述第二电阻之间的分压点接所述第一电压检测单元的输入端。
16.如权利要求14所述的时序控制系统，其特征在于，所述电压变换网络包括串联连接的第三电阻和第四电阻，所述第四电阻的一端接地，所述片内电压调节器的输出端分别接所述第三电阻的一端，以及所述第三电阻和所述第四电阻之间的节点，所述电压检测单元的输入端接所述片内电压调节器和所述第三电阻之间的节点。
17.如权利要求1所述的时序控制系统，其特征在于，所述延时单元由2N个反相器串联组成，每个所述反相器通过定值电容器接地，所述N为大于等于1的正整数。
18.如权利要求1所述的时序控制系统，其特征在于，所述延时单元为级联移位寄存器。
19.如权利要求1所述的时序控制系统，其特征在于，所述延时单元具有第一D触发器、第二D触发器、第四与门、第三D触发器、T触发器、第一数据选择器、第二数据选择器、计数器、逻辑比较器和逻辑减法器，所述第一D触发器的输出端和所述第二D触发器的输出端均与所述第一数据选择器连接，所述第一D触发器的复位端和所述第二D触发器的复位端均与所述第四与门的输出端连接，所述第三D触发器的输出端接所述第四与门的输入端，所述第三D触发器的输入端以及所述T触发器的时钟脉冲端均接入所述第二数据选择器的输入端，所述逻辑比较器的一端接所述第二数据选择器的输入端，另一端接所述计数器的输出端，所述逻辑减法器的一端接所述第二数据选择器的输入端，另一端接所述计数器的输出端。
20.一种时序控制方法，其特征在于，所述时序控制方法使用如权利要求1-19中任意一项所述的时序控制系统在至少两个片内电压调节器之间进行时序控制，所述时序控制方法包括：
通过所述电源管理单元提供系统逻辑电平信号和外部输入电压，使一个所述片内电压调节器实现起电或关电；
通过所述电压检测单元向所述延时单元输出电平信号；
通过所述延时单元延时输出所述电平信号；
通过所述逻辑门电路对延时输出的所述电平信号、所述电压检测单元输出的所述电平信号以及所述系统电平信号进行逻辑作用，以向另一个片内电压调节器输出控制信号，从而控制所述片内电压调节器的起电或关电。
21.如权利要求20所述的时序控制方法，其特征在于，所述时序控制系统包括电压转换网络，通过所述电压转换网络将所述片内电压调节器的输出电压进行转换后，再输出给所述电压检测单元。
22.如权利要求20所述的时序控制方法，其特征在于，所述时序控制系统包括电平转换单元，通过所述电平转换单元对所述电平信号进行电平转换后，再输出给所述延迟单元。
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