CN110417401A - 基于电荷寄存的数字隔离器 - Google Patents

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Abstract

本申请实施例提供了一种基于电荷寄存的数字隔离器，电荷存取电路的输入端用于接收输入信号；当输入信号转换为第二逻辑状态时，电荷存取电路的第一输出端输出第一电平，将第一数量的电荷存放在第一电荷寄存器；当输入信号转换为第一逻辑状态时，电荷存取电路的第二输出端输出第一电平，使第二数量的电荷存放在第二电荷寄存器；输出电路在第一电荷寄存器的电荷超过第二电荷寄存器第一阈值时，输出第二逻辑状态；反之，输出第一逻辑状态。与现有技术相比，利于信号准确迅速地传输。

Description

基于电荷寄存的数字隔离器
技术领域
本申请涉及电气元件领域，具体而言，涉及一种基于电荷寄存的数字隔离器。
背景技术
在电动汽车、智能电网以及工业控制等方面，经常需要在具有大电压差的芯片之间进行信号的传输。现有技术中通常采用光耦来实现大电压差的芯片之间的信号传输。然而，光耦容易老化、功耗较大且速率较慢。
发明内容
有鉴于此，本申请提供了一种基于电荷寄存的数字隔离器，用以改善现有技术不利于信号进行准确、迅速地传输的不足。
为实现上述目的，本申请提供如下技术方案：
一种基于电荷寄存的数字隔离器，所述基于电荷寄存的数字隔离器包括：电荷存取电路、第一隔离电容、第二隔离电容、第一电荷寄存器、第二电荷寄存器以及输出电路；所述电荷存取电路的输入端用于接收输入信号，所述电荷存取电路的第一输出端依次经所述第一隔离电容、第一电荷寄存器与所述输出电路的第一输入端连接；所述电荷存取电路的第二输出端依次经所述第二隔离电容、第二电荷寄存器与所述输出电路的第二输入端连接；其中，所述输入信号在第一逻辑状态与第二逻辑状态之间转换；当所述输入信号由所述第一逻辑状态转换为所述第二逻辑状态时，所述电荷存取电路的第一输出端输出第一电平，使所述电荷存取电路将第一数量的电荷存放在所述第一电荷寄存器；当所述输入信号由所述第二逻辑状态转换为所述第一逻辑状态时，所述电荷存取电路的第二输出端输出第一电平，使所述电荷存取电路将第二数量的电荷存放在所述第二电荷寄存器；所述输出电路在所述第一电荷寄存器的电荷超过所述第二电荷寄存器的电荷第一阈值时，输出所述第二逻辑状态；所述输出电路在所述第二电荷寄存器的电荷超过所述第一电荷寄存器的电荷第二阈值时，输出所述第一逻辑状态。
在上述的实施例中，电荷存取电路可以根据输入信号的逻辑状态的变化分别出不同的输出端输出第一电平，而第一电平会使得电荷存取电路存放一定数量的电荷到相应的电荷寄存器。输出电路比较输出电路的两个输入端之间的电荷差值，根据电荷差值的不同输出对应的逻辑状态，该逻辑状态与电荷存取电路的输入信号的逻辑状态相同，使用基于电荷寄存的数字隔离器也可以实现大电压差的芯片之间的信号传输，与现有技术相比，利于信号准确迅速地传输。
可选地，上述的基于电荷寄存的数字隔离器中，当所述输入信号由所述第一逻辑状态转换为所述第二逻辑状态时，所述电荷存取电路的第一输出端输出第一电平的持续时长为第一寄存时间，使所述电荷存取电路将第一数量的电荷存放在所述第一电荷寄存器，并在所述第一寄存时间后所述电荷存取电路从所述第一电荷寄存器中将第一数量的电荷取回。
当输入信号由第一逻辑状态变为第二逻辑状态时，电荷存取电路的第一输出端输出第一电平，且输出第一电平的时长为第一寄存时间，在第一寄存时间后恢复为第二电平。在第一寄存时间的时长内，第一数量的电荷被存放在第一电荷寄存器，输出电路便可以根据第一电荷寄存器与第二电荷寄存器之间的电荷差来输出第二逻辑状态。当电荷存取电路的第一输出端恢复为第二电平后，输出电路的输出端的状态依然不发生改变。在下一次输入信号由第一逻辑状态变为第二逻辑状态时，确保电荷存取电路的第一输出端输出第一电平，确保输出电路的输出状态为第二逻辑状态。
可选地，上述的基于电荷寄存的数字隔离器中，当所述输入信号由所述第二逻辑状态转换为所述第一逻辑状态时，所述电荷存取电路的第二输出端输出第一电平的持续时长为第二寄存时间，使所述电荷存取电路将第二数量的电荷存放在所述第二电荷寄存器，并在所述第二寄存时间后所述电荷存取电路从所述第二电荷寄存器中将第二数量的电荷取回。
当电荷存取电路的第二输出端恢复为第二电平后，输出电路的输出端的状态依然不发生改变。在下一次输入信号由第二逻辑状态变为第一逻辑状态时，确保电荷存取电路的第二输出端输出第一电平，确保输出电路的输出状态为第一逻辑状态。
可选地，上述的基于电荷寄存的数字隔离器中，所述电荷存取电路包括时序控制电路、第一缓冲器以及第二缓冲器，所述时序控制电路的输入端用于接收输入信号；所述时序控制电路的第一输出端与所述第一缓冲器的输入端连接，所述第一缓冲器的输出端与所述第一隔离电容连接；所述时序控制电路的第二输出端与所述第二缓冲器的输入端连接，所述第二缓冲器的输出端与所述第二隔离电容连接；所述时序控制电路用于根据所述输入信号的逻辑状态确定输出第一电平的输出端。
时序控制电路可以根据输入信号的逻辑状态的变换来决定是由第一输出端输出第二电平还是由第二输出端输出第二电平，第一缓冲器可以将第一输出端输出的第二电平转换为第一电平，同时提高电路的驱动能力，从而提供足以驱动后续电路运行的电信号。第二缓冲器可以将第二输出端输出的第二电平转换为第一电平，同时提高电路的驱动能力，从而提供足以驱动后续电路运行的电信号。
可选地，上述的基于电荷寄存的数字隔离器中，所述第一电荷寄存器包括第一电阻和第一电容，所述第一电阻与所述第一电容并联，所述第一电阻与所述第一电容并联后的结构的一端连接于所述第一隔离电容与所述输出电路的第一输入端之间，所述第一电阻与所述第一电容并联后的结构的另一端连通第一参考电压。
电荷寄存器的目的是保持电荷，第一电阻通常情况下较大，第一电阻和第一电容的时间常数大于第一寄存时间，且第一电阻可视为第一电容漏电的等效电阻。
可选地，上述的基于电荷寄存的数字隔离器中，所述第二电荷寄存器包括第二电阻和第二电容，所述第二电阻与所述第二电容并联，所述第二电阻与所述第二电容并联后的结构的一端连接于所述第二隔离电容与所述输出电路的第二输入端之间，所述第二电阻与所述第二电容并联后的结构的另一端连通第二参考电压。
电荷寄存器的目的是保持电荷，第二电阻通常情况下较大，第二电阻和第二电容的时间常数大于第二寄存时间，且第二电阻可视为第二电容漏电的等效电阻。
可选地，上述的基于电荷寄存的数字隔离器中，若所述输入信号在所述第一逻辑状态维持第一等待时间，所述电荷存取电路的第二输出端输出持续时长为第三寄存时间的第一电平，使所述电荷存取电路将第三数量的电荷存放在所述第二电荷寄存器，并在所述第三寄存时间后所述电荷寄存电路从所述第二电荷寄存器中将所述第三数量的电荷取回。
在第一逻辑状态维持第一等待时间后，电荷存取电路的第二输出端再次输出第一电平，目的是确保输出电路的输出端输出的为第一逻辑状态。
可选地，上述的基于电荷寄存的数字隔离器中，若在所述第三寄存时间结束前所述输入信号由第一逻辑状态转换为第二逻辑状态，所述电荷存取电路的第二输出端输出第二电平，使所述电荷存取电路即刻从所述第二电荷寄存器中将所述第三数量的电荷取回；所述电荷存取电路的第一输出端输出第一电平，使所述电荷存取电路将第一数量的电荷存放在所述第一电荷寄存器。
若在第三寄存时间未结束时，输入信号由第一逻辑状态转换为第二逻辑状态，电荷存取电路第二输出端即刻输出第二电平，同时电荷存取电路的第一输出端输出第一电平，使得电荷存取电路即刻从第二电荷寄存器中将第三数量的电荷取回，并同时将第一数量的电荷存放在第一电荷寄存器，使得原先第二电荷寄存器的电荷数量超过第一电荷寄存器的电荷数量转变为第一电荷寄存器的电荷数量超过第二电荷寄存器的电荷数量，从而使得输出电路输出第二逻辑状态，与输入信号的逻辑状态一致。
可选地，上述的基于电荷寄存的数字隔离器中，若所述输入信号在所述第二逻辑状态维持第二等待时间，所述电荷存取电路的第一输出端输出持续时长为第四寄存时间的第一电平，使所述电荷存取电路将第四数量的电荷存放在所述第一电荷寄存器，并在所述第四寄存时间后所述电荷寄存电路从所述第一电荷寄存器中将所述第四数量的电荷取回。
在第二逻辑状态维持第二等待时间后，电荷存取电路的第一输出端再次输出第一电平，目的是确保输出电路的输出端输出的为第二逻辑状态。
可选地，上述的基于电荷寄存的数字隔离器中，若在所述第四寄存时间结束前所述输入信号由第二逻辑状态转换为第一逻辑状态，所述电荷存取电路的第一输出端输出第二电平，使所述电荷存取电路即刻从所述第一电荷寄存器中将所述第四数量的电荷取回；所述电荷存取电路的第二输出端输出第一电平，使所述电荷存取电路将第二数量的电荷存放在所述第二电荷寄存器。
若在第四寄存时间未结束时，输入信号由第二逻辑状态转换为第一逻辑状态，电荷存取电路第一输出端即刻输出第二电平，同时电荷存取电路的第二输出端输出第一电平，使得电荷存取电路即刻从第一电荷寄存器中将第三数量的电荷取回，并同时将第一数量的电荷存放在第二电荷寄存器，使得原先第一电荷寄存器的电荷数量超过第二电荷寄存器的电荷数量转变为第二电荷寄存器的电荷数量超过第一电荷寄存器的电荷数量，从而使得输出电路输出第一逻辑状态，与输入信号的逻辑状态一致。
附图说明
为了更清楚的说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单的介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1示出了本申请实施例提供的基于电荷寄存的数字隔离器的结构示意图；
图2示出了本申请实施例提供的基于电荷寄存的数字隔离器的部分电路图；
图3示出了本申请实施例提供的基于电荷寄存的数字隔离器的部分电路图；
图4示出了本申请实施例提供的基于电荷寄存的数字隔离器的一种工作模式下的波形图；
图5示出了本申请实施例提供的基于电荷寄存的数字隔离器的另一种工作模式下的波形图；
图6示出了本申请实施例提供的基于电荷寄存的数字隔离器的又一种工作模式下的波形图；
图7示出了本申请实施例提供的基于电荷寄存的数字隔离器的再一种工作模式下的波形图。
图标：数字隔离器100；电荷存取电路110；时序控制电路111；第一缓冲器112；第二缓冲器113；第一隔离电容121；第二隔离电容122；第一电荷寄存器130；第一电容131；第一电阻132；第一参考电压133；第二电荷寄存器140；第二电容141；第二电阻142；第二参考电压143；输出电路150；迟滞比较器151；锁存器152；滤波电路160。
具体实施方式
下面将结合本申请实施例中附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。以下对在附图中提供的本申请的实施例的详细描述并非旨在限制要求保护的本申请的范围，而是仅仅表示本申请的选定实施例。基于本申请的实施例，本领域技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本申请保护的范围。
实施例
请参见图1，本申请实施例提供的基于电荷寄存的数字隔离器100包括：电荷存取电路110、第一隔离电容121、第二隔离电容122、第一电荷寄存器130、第二电荷寄存器140、输出电路150以及滤波电路160。
电荷存取电路110的输入端用于接收输入信号，电荷存取电路110的第一输出端依次经第一隔离电容121、第一电荷寄存器130与输出电路150的第一输入端连接。电荷存取电路110的第二输出端依次经第二隔离电容122、第二电荷寄存器140与输出电路150的第二输入端连接。其中，所述输入信号在第一逻辑状态与第二逻辑状态之间转换。滤波电路160的一端与第一隔离电容121的远离电荷存取电路110的一端连接，滤波电路160的另一端与第二隔离电容122的远离电荷存取电路110的一端连接。滤波电路160可提高系统过滤噪声的能力和抗干扰的能力。
电荷存取电路110可以包括时序控制电路111、第一缓冲器112以及第二缓冲器113，时序控制电路111的输入端用于接收输入信号；时序控制电路111的第一输出端与第一缓冲器112的输入端连接，第一缓冲器112的输出端与第一隔离电容121连接；时序控制电路111的第二输出端与第二缓冲器113的输入端连接，第二缓冲器113的输出端与第二隔离电容122连接。
时序控制电路111是根据输入信号的逻辑状态确定输出第一电平的输出端的时序电路。例如，若输入信号的逻辑状态由第一逻辑状态转换为第二逻辑状态时，时序控制电路111可以控制第一缓冲器112的输出端输出第一电平；若输入信号的逻辑状态由第二逻辑状态转换为第一逻辑状态时，时序控制电路111可以控制第二缓冲器113的输出端输出第一电平。第一逻辑状态与第二逻辑状态互为相反的逻辑状态，逻辑状态包括0与1，若第一逻辑状态为0，则第二逻辑状态为1；若第一逻辑状态为1，则第二逻辑状态为0，第一逻辑状态与第二逻辑状态表征的具体逻辑状态不应该理解为是对本申请的限制。第一电平和第二电平可以与上述逻辑状态相对应，若第一逻辑状态为0，第二逻辑状态为1，则第一电平为高电平，第二电平为低电平；若第一逻辑状态为1，第二逻辑状态为0，则第一电平为低电平，第二电平为高电平。
为了便于描述，下面不妨以第一逻辑状态是0，第二逻辑状态是1为例进行说明。
第一缓冲器112和第二缓冲器113均可以为多级反相器组成的缓冲器，反相器的数量的不同对应着上述时序控制电路111从输出端输出的信号的不同。可选地，对于奇数数量的反相器，例如一个反相器、三个反相器…时序控制电路111输出第二电平信号，以使经反相器奇数次变换后的信号为第一电平信号。对于偶数数量的反相器，例如两个反相器、四个反相器…时序控制电路111输出第一电平信号，以使经反相器偶数次变换后的信号为第一电平。
请参见图2，第一电荷寄存器130包括第一电阻132和第一电容131，第一电阻132与第一电容131并联，第一电阻132与第一电容131并联后的结构的一端连接于第一隔离电容121与输出电路150的第一输入端之间，第一电阻132与第一电容131并联后的结构的另一端连通第一参考电压133。
在本发明中，第一电阻132可以选择较大值(例如数十千欧姆到几兆欧姆)，优选的，第一电阻132可视为第一电容131漏电的等效电阻，第一参考电压133可维持第一电容131和输出电路150连接节点的电压在合适的范围内，从而维持后续的输出电路150的正常工作。
第二电荷寄存器140包括第二电阻142和第二电容141，第二电阻142与第二电容141并联，第二电阻142与第二电容141并联后的结构的一端连接于第二隔离电容122与输出电路150的第二输入端之间，第二电阻142与第二电容141并联后的结构的另一端连通第二参考电压143。
在本发明中，第二电阻142可以选择较大值(例如数十千欧姆到几兆欧姆)，优选的，第二电阻142可视为第二电容141漏电的等效电阻，第二参考电压143可维持第二电容141和输出电路150连接节点的电压在合适的范围内，从而维持后续的输出电路150的正常工作。第二参考电压143可以与第一参考电压133相等，也可以不与第一参考电压133相等。
请参见图2，输出电路150包括一对交叉相连的迟滞比较器151和一个锁存器152，这对迟滞比较器151中一个迟滞比较器151的正极和另一个迟滞比较器151的负极均与第一电荷寄存器130的输出端连接，一个迟滞比较器151的负极与另一个迟滞比较器151的正极均与第二电荷寄存器140的输出端连接，迟滞比较器151的输出端与锁存器152的输入端连接，锁存器152的输出端用于输出上述的输出信号。第一参考电压133可维持第一电容131和输出电路150中迟滞比较器151的连接节点的电压在合适的范围内，从而维持后续的迟滞比较器151的正常工作。第二参考电压143可维持第二电容141和输出电路150中迟滞比较器151的连接节点的电压在合适的范围内，从而维持后续的迟滞比较器151的正常工作。
本申请实施例提供的基于电荷寄存的数字隔离器100的工作原理为：
请参见图1和图4，当输入信号由第一逻辑状态转换为第二逻辑状态时，时序控制电路111控制第一缓冲器112输出第一电平，且第一电平的持续时间为第一寄存时间。此时，第二缓冲器113的输出维持第二电平。第一缓冲器112输出的第一电平是由于第一缓冲器112的输出端由地电压转换为电源电压得到。
由于第一缓冲器112的输出端(即电荷存取电路110的第一输出端)输出第一电平，电荷存取电路110便将第一数量的电荷存放在第一电荷寄存器130中。此时，第二电荷寄存器140中的电荷量未发生变化。
此时，电荷存取电路110将第一数量的电荷存放到第一电荷寄存器130中。可选地，电荷存取电路110可以存入第一数量的正电荷，也可以取出第一数量的负电荷，从而实现第一电荷寄存器130的净正电荷增加。为了便于描述，此处与下文不妨以存入正电荷实现净正电荷增加为例进行说明。
输出电路150的输入端可获取到第一电荷寄存器130的电荷量的数值以及第二电荷寄存器140的电荷量的数值。若第一电荷寄存器130的电荷量超过第二电荷寄存器140的电荷量，且超出第一阈值，则输出电路150的输出端输出第二逻辑状态，与输入信号当前的逻辑状态保持一致。第一阈值可以为一个小于第一数量的20％的数值，例如，可以是第一数量的10％。
第一寄存时间为预先设置的一个预定时长的时间，由时序控制电路内部的计时器决定，在第一缓冲器112的输出端输出第一电平的第一寄存时间内，第一电荷寄存器130会先存入第一数量的电荷。然后由于电荷寄存器存在漏电的情况，电荷寄存器在第一寄存时间内得到的电荷量会缓慢逐渐减少。在第一寄存时间结束后，第一缓冲器112的输出端由电源电压转换为地电压，电荷存取电路110从第一电荷寄存器130中将第一数量的电荷取回。虽然电荷寄存器存在漏电的情况，但通常第一电荷寄存器130在第一寄存时间内损失的电荷小于第一数量的50％，可选地，损失的电荷小于第一数量的20％。
同样的，当输入信号由第二逻辑状态转换为第一逻辑状态时，时序控制电路111控制第二缓冲器113输出第一电平，且第一电平的持续时间为第二寄存时间。此时，第一缓冲器112的输出维持第二电平。第二缓冲器113输出的第一电平是由于第二缓冲器113的输出端由地电压转换为电源电压得到。
由于第二缓冲器113的输出端(即电荷存取电路110的第二输出端)输出第一电平，电荷存取电路110便将第二数量的电荷存放在第二电荷寄存器140中。此时，第一电荷寄存器130中的电荷量未发生变化。
输出电路150的输入端根据获取到的第一电荷寄存器130的电荷量的数值以及第二电荷寄存器140的电荷量的数值进行判断。若第二电荷寄存器140的电荷量超过第一电荷寄存器130的电荷量，且超出第二阈值，则输出电路150的输出端输出第一逻辑状态，与输入信号当前的逻辑状态保持一致。第二阈值可以为一个小于第二数量的20％的数值，例如，可以是第二数量的10％。
第二寄存时间为预先设置的一个预定时长的时间，第二寄存时间的时长可以与第一寄存时间的时长相同，也可以与第一寄存时间的时长不同。在第二缓冲器113的输出端输出第一电平的第二寄存时间内，第二电荷寄存器140会先存入第二数量的电荷。然后由于电荷寄存器存在漏电的情况，电荷寄存器在第二寄存时间内得到的电荷量会缓慢逐渐减少。在第二寄存时间结束后，第二缓冲器113的输出端由电源电压转换为地电压。电荷存取电路110从第二电荷寄存器140中将第二数量的电荷取回。虽然电荷寄存器存在漏电的情况，但通常第二电荷寄存器140在第二寄存时间内损失的电荷小于第二数量的50％，可选地，损失的电荷小于第二数量的20％。第二数量可以与第一数量相同，也可以与第一数量不同。
请参见图5，在一种具体实施方式中，若输入信号在转换为第二逻辑状态后维持第二等待时间，则电荷存取电路110的第一输出端再次输出第一电平，且此次第一电平的维持时间为第四寄存时间；此时电荷存取电路110的第二输出端维持第二电平。
由于电荷存取电路110的第一输出端再次输出第一电平，因此，电荷存取电路110通过第一隔离电容121将第四数量的电荷存放在第一电荷寄存器130，此时，第二电荷寄存器140无电荷存放。输出电路150可根据第一电荷寄存器130与第二电荷寄存器140之间电荷量的差值再次控制输出信号为第二逻辑状态。
第四寄存时间为预先设置的一个预定时长的时间，第四寄存时间的时长可以与第一寄存时间的时长相同，也可以与第一寄存时间的时长不同。在第一缓冲器112的输出端输出第一电平的第四寄存时间内，第一电荷寄存器130会先存入第四数量的电荷。然后由于电荷寄存器存在漏电的情况，电荷寄存器在第四寄存时间内得到的电荷量会缓慢逐渐减少。在第四寄存时间结束后，电荷存取电路110从第一电荷寄存器130中将第四数量的电荷取回。第四数量可以与第一数量相同，也可以与第一数量不同。虽然电荷寄存器存在漏电的情况，但通常第一电荷寄存器130在第四寄存时间内损失的电荷小于第四数量的50％，可选地，损失的电荷小于第四数量的20％。
在第二逻辑状态维持第二等待时间后，电荷存取电路110的第一输出端再次输出第一电平，目的是确保输出电路150的输出端输出的为第二逻辑状态。在第二等待时间后，电荷存取电路110的第一输出端可以输出一次第一电平，也可以根据应用的需要多次输出第一电平。
请参见图6，在一种具体实施方式中，若在第四寄存时间结束前，输入信号就由第二逻辑状态转换为第一逻辑状态，时序控制电路111控制第一缓冲器112即刻输出第二电平，同时控制第二缓冲器113输出第一电平。
第一缓冲器112即刻输出第二电平，使电荷存取电路110即刻从第一电荷寄存器130中将第四数量的电荷取回；同时，电荷存取电路110会将第二数量的电荷存放在第二电荷寄存器140，使在输入信号转换为第一逻辑状态的时刻，第二电荷寄存器140中的电荷量高于第一电荷寄存器130中的电荷量。
输出电路150根据第二电荷寄存器140的电荷量与第一电荷寄存器130的电荷量的差值，控制输出信号输出第一逻辑状态，与当前输入信号的逻辑状态一致。
请参见图5，在一种具体实施方式中，若输入信号在转换为第一逻辑状态后维持第一等待时间，则第二缓冲器113的输出端(即电荷存取电路110的第二输出端)再次输出第一电平，且此次第一电平的维持时间为第三寄存时间；此时电荷存取电路110的第一输出端维持第二电平。
由于电荷存取电路110的第二输出端再次输出第一电平，因此，电荷存取电路110通过第二隔离电容122将第三数量的电荷存放在第二电荷寄存器140，此时，第一电荷寄存器130无电荷存放。输出电路150可根据第二电荷寄存器140与第一电荷寄存器130之间电荷量的差值再次控制输出信号为第一逻辑状态。
第三寄存时间为预先设置的一个预定时长的时间，第三寄存时间的时长可以与第一寄存时间的时长相同，也可以与第一寄存时间的时长不同。在第二缓冲器113的输出端输出第一电平的第三寄存时间内，第二电荷寄存器140会先存入第三数量的电荷。然后由于电荷寄存器存在漏电的情况，电荷寄存器在第三寄存时间内得到的电荷量会缓慢逐渐减少。在第三寄存时间结束后，电荷存取电路110从第二电荷寄存器140中将第三数量的电荷取回。第三数量可以与第一数量相同，也可以与第一数量不同。虽然电荷寄存器存在漏电的情况，但通常第二电荷寄存器140在第三寄存时间内损失的电荷小于第三数量的50％，可选地，损失的电荷小于第三数量的20％。
在第一逻辑状态维持第一等待时间后，电荷存取电路110的第二输出端再次输出第一电平，目的是确保输出电路150的输出端输出的为第一逻辑状态。在第一等待时间后，电荷存取电路110的第二输出端可以输出一次第一电平，也可以根据应用的需要多次输出第一电平。
请参见图7，在一种具体实施方式中，若在第三寄存时间结束前，输入信号就由第一逻辑状态转换为第二逻辑状态，时序控制电路111控制第二缓冲器113即刻输出第二电平，同时控制第一缓冲器112输出第一电平。
第二缓冲器113即刻输出第二电平，使电荷存取电路110即刻从第二电荷寄存器140中将第三数量的电荷取回；同时，电荷存取电路110会将第一数量的电荷存放在第一电荷寄存器130，使在输入信号转换为第二逻辑状态的时刻，第一电荷寄存器130中的电荷量高于第二电荷寄存器140中的电荷量。
输出电路150根据第一电荷寄存器130的电荷量与第二电荷寄存器140的电荷量的差值，控制输出信号输出第二逻辑状态，与当前输入信号的逻辑状态一致。
上述技术方案改善了现有技术中当逻辑状态刷新和信号边沿重叠时传输会出错的问题，使得信号传输准确、迅速。
请参见图3，图3示出了电流存取的工作原理，不妨以第一缓冲器112、第一隔离电容121以及第一电荷寄存器130为例进行说明：
当第一缓冲器112的输出端A点的电压从地电位(0V)变成电源电压时，A点的电压上升，第一隔离电容121靠近第一缓冲器112的一端的电压发生改变，从而产生一个从A点流入第一隔离电容121的电流IA，IA的大小正比于A点电压的变化率(dVA/dt)。该电流以位移电流的形式流过第一隔离电容121。在接收一端，可忽略输出电路150中迟滞比较器151和锁存器152的负载对电流IB的影响，那么绝大部分电流流入第一电荷寄存器130中的第一电容131。这是一个充电电流，所以第一电容131上存储的电荷量增加(第一电容131和B点相连的极板的正电荷增加，第一电容131和C点相连的极板的负电荷增加)。在经过寄存时间后，第一缓冲器112的输出端的A点的电压从电源电位变成地电压(0V)时，上述的充电电流反向，变成放电电流，将电荷输送回到A点。因为电荷只在第一电容131停留一小段时间就要被取回，所以电荷寄存器只是寄存了这部分电荷，而不是长期保存该电荷。
要实现高速的信号传输，就需要对电荷寄存器进行快速的充电和放电，也就是说IA需要足够大。时序控制电路111本身使用的晶体管尺寸较小，无法提供足够的充放电电流，因此，需要在时序控制电路111到A点之间加入由多级反相器组成的缓冲器。
在电路的精度范围内，第一寄存时间、第二寄存时间、第三寄存时间以及第四寄存时间可以相等，可以均在0.1ns-100ns之间。第一等待时间与第二等待时间可以相等，可以均在10ns到10us之间。
以上对在附图中提供的本申请的实施例的详细描述并非旨在限制要求保护的本申请的范围，而是仅仅表示本申请的选定实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
应理解，上文中举例的各种参数仅是示例性的，具体参考可以根据实际使用场景进行灵活调整，本申请实施例并不限于此。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。
在本申请的描述中，需要说明的是，术语“上”、“下”、“内”、等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该申请产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
在本申请的描述中，还需要说明的是，除非另有明确的规定和限定，术语“设置”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。

Claims (10)

1.一种基于电荷寄存的数字隔离器，其特征在于，所述基于电荷寄存的数字隔离器包括：电荷存取电路、第一隔离电容、第二隔离电容、第一电荷寄存器、第二电荷寄存器以及输出电路；
所述电荷存取电路的输入端用于接收输入信号，所述电荷存取电路的第一输出端依次经所述第一隔离电容、第一电荷寄存器与所述输出电路的第一输入端连接；
所述电荷存取电路的第二输出端依次经所述第二隔离电容、第二电荷寄存器与所述输出电路的第二输入端连接；
当所述输入信号由第一逻辑状态转换为第二逻辑状态时，所述电荷存取电路的第一输出端输出第一电平，使所述电荷存取电路将第一数量的电荷存放在所述第一电荷寄存器；
当所述输入信号由所述第二逻辑状态转换为所述第一逻辑状态时，所述电荷存取电路的第二输出端输出第一电平，使所述电荷存取电路将第二数量的电荷存放在所述第二电荷寄存器；
所述输出电路在所述第一电荷寄存器的电荷超过所述第二电荷寄存器的电荷第一阈值时，输出所述第二逻辑状态；所述输出电路在所述第二电荷寄存器的电荷超过所述第一电荷寄存器的电荷第二阈值时，输出所述第一逻辑状态。
2.根据权利要求1所述的基于电荷寄存的数字隔离器，其特征在于：当所述输入信号由所述第一逻辑状态转换为所述第二逻辑状态时，所述电荷存取电路的第一输出端输出第一电平的持续时长为第一寄存时间，使所述电荷存取电路将第一数量的电荷存放在所述第一电荷寄存器，并在所述第一寄存时间后所述电荷存取电路从所述第一电荷寄存器中将第一数量的电荷取回。
3.根据权利要求1所述的基于电荷寄存的数字隔离器，其特征在于：当所述输入信号由所述第二逻辑状态转换为所述第一逻辑状态时，所述电荷存取电路的第二输出端输出第一电平的持续时长为第二寄存时间，使所述电荷存取电路将第二数量的电荷存放在所述第二电荷寄存器，并在所述第二寄存时间后所述电荷存取电路从所述第二电荷寄存器中将第二数量的电荷取回。
4.根据权利要求1所述的基于电荷寄存的数字隔离器，其特征在于：所述电荷存取电路包括时序控制电路、第一缓冲器以及第二缓冲器，所述时序控制电路的输入端用于接收输入信号；
所述时序控制电路的第一输出端与所述第一缓冲器的输入端连接，所述第一缓冲器的输出端与所述第一隔离电容连接；
所述时序控制电路的第二输出端与所述第二缓冲器的输入端连接，所述第二缓冲器的输出端与所述第二隔离电容连接；所述时序控制电路用于根据所述输入信号的逻辑状态确定输出第一电平的输出端。
5.根据权利要求1所述的基于电荷寄存的数字隔离器，其特征在于：所述第一电荷寄存器包括第一电阻和第一电容，所述第一电阻与所述第一电容并联，所述第一电阻与所述第一电容并联后的结构的一端连接于所述第一隔离电容与所述输出电路的第一输入端之间，所述第一电阻与所述第一电容并联后的结构的另一端连通第一参考电压。
6.根据权利要求1所述的基于电荷寄存的数字隔离器，其特征在于：所述第二电荷寄存器包括第二电阻和第二电容，所述第二电阻与所述第二电容并联，所述第二电阻与所述第二电容并联后的结构的一端连接于所述第二隔离电容与所述输出电路的第二输入端之间，所述第二电阻与所述第二电容并联后的结构的另一端连通第二参考电压。
7.根据权利要求1所述的基于电荷寄存的数字隔离器，其特征在于：若所述输入信号在所述第一逻辑状态维持第一等待时间，所述电荷存取电路的第二输出端输出持续时长为第三寄存时间的第一电平，使所述电荷存取电路将第三数量的电荷存放在所述第二电荷寄存器，并在所述第三寄存时间后所述电荷寄存电路从所述第二电荷寄存器中将所述第三数量的电荷取回。
8.根据权利要求7所述的基于电荷寄存的数字隔离器，其特征在于：若在所述第三寄存时间结束前所述输入信号由第一逻辑状态转换为第二逻辑状态，所述电荷存取电路的第二输出端输出第二电平，使所述电荷存取电路即刻从所述第二电荷寄存器中将所述第三数量的电荷取回；
所述电荷存取电路的第一输出端输出第一电平，使所述电荷存取电路将第一数量的电荷存放在所述第一电荷寄存器。
9.根据权利要求1所述的基于电荷寄存的数字隔离器，其特征在于：若所述输入信号在所述第二逻辑状态维持第二等待时间，所述电荷存取电路的第一输出端输出持续时长为第四寄存时间的第一电平，使所述电荷存取电路将第四数量的电荷存放在所述第一电荷寄存器，并在所述第四寄存时间后所述电荷寄存电路从所述第一电荷寄存器中将所述第四数量的电荷取回。
10.根据权利要求9所述的基于电荷寄存的数字隔离器，其特征在于：若在所述第四寄存时间结束前所述输入信号由第二逻辑状态转换为第一逻辑状态，所述电荷存取电路的第一输出端输出第二电平，使所述电荷存取电路即刻从所述第一电荷寄存器中将所述第四数量的电荷取回；
所述电荷存取电路的第二输出端输出第一电平，使所述电荷存取电路将第二数量的电荷存放在所述第二电荷寄存器。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111193507A (zh) * 2020-01-14 2020-05-22 苏州纳芯微电子股份有限公司 低抖动数字隔离器电路及包括其的数字隔离器
CN113422600A (zh) * 2021-08-23 2021-09-21 南京志杰通信技术有限公司 一种适用于数字隔离器的分析方法
WO2022016135A1 (en) * 2020-07-17 2022-01-20 Texas Instruments Incorporated Multi-channel digital isolator with integrated pwm interlock protection

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1322061A (zh) * 2000-04-10 2001-11-14 通用电气公司 用于模拟－数字变换的积分和折叠电路
US20040113658A1 (en) * 2002-12-10 2004-06-17 Ip-First Llc Dynamic logic register
CN101595530A (zh) * 2006-07-27 2009-12-02 意法半导体有限公司 读取用于进行时间测量的电荷保持元件的电路
CN101977056A (zh) * 2010-09-21 2011-02-16 中国电子科技集团公司第五十八研究所 适用于普通cmos工艺的电荷传输电路及电荷传输控制开关
CN104135291A (zh) * 2014-07-15 2014-11-05 苏州大学 一种以脉冲充电形式实现的连续接近式寄存器模数转换器
CN107437941A (zh) * 2016-05-27 2017-12-05 联发科技股份有限公司 电荷补偿电路和模数转换器

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1322061A (zh) * 2000-04-10 2001-11-14 通用电气公司 用于模拟－数字变换的积分和折叠电路
US20040113658A1 (en) * 2002-12-10 2004-06-17 Ip-First Llc Dynamic logic register
CN101595530A (zh) * 2006-07-27 2009-12-02 意法半导体有限公司 读取用于进行时间测量的电荷保持元件的电路
CN101977056A (zh) * 2010-09-21 2011-02-16 中国电子科技集团公司第五十八研究所 适用于普通cmos工艺的电荷传输电路及电荷传输控制开关
CN104135291A (zh) * 2014-07-15 2014-11-05 苏州大学 一种以脉冲充电形式实现的连续接近式寄存器模数转换器
CN107437941A (zh) * 2016-05-27 2017-12-05 联发科技股份有限公司 电荷补偿电路和模数转换器

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111193507A (zh) * 2020-01-14 2020-05-22 苏州纳芯微电子股份有限公司 低抖动数字隔离器电路及包括其的数字隔离器
WO2021142864A1 (zh) * 2020-01-14 2021-07-22 苏州纳芯微电子股份有限公司 低抖动数字隔离器电路及包括其的数字隔离器
CN111193507B (zh) * 2020-01-14 2023-08-11 苏州纳芯微电子股份有限公司 低抖动数字隔离器电路及包括其的数字隔离器
WO2022016135A1 (en) * 2020-07-17 2022-01-20 Texas Instruments Incorporated Multi-channel digital isolator with integrated pwm interlock protection
US11792051B2 (en) 2020-07-17 2023-10-17 Texas Instruments Incorporated Multi-channel digital isolator with integrated configurable pulse width modulation interlock protection
CN113422600A (zh) * 2021-08-23 2021-09-21 南京志杰通信技术有限公司 一种适用于数字隔离器的分析方法

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