CN201584959U - 一种消除路径时延的时钟电路 - Google Patents
一种消除路径时延的时钟电路 Download PDFInfo
- Publication number
- CN201584959U CN201584959U CN2009201903912U CN200920190391U CN201584959U CN 201584959 U CN201584959 U CN 201584959U CN 2009201903912 U CN2009201903912 U CN 2009201903912U CN 200920190391 U CN200920190391 U CN 200920190391U CN 201584959 U CN201584959 U CN 201584959U
- Authority
- CN
- China
- Prior art keywords
- clock
- signal
- circuit
- dividing ratio
- frequency dividing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Landscapes
- Electronic Switches (AREA)
Abstract
本实用新型提出了一种消除路径时延的时钟电路，包括开关信号产生电路和时钟再生电路，所述开关信号产生电路根据输入的原始时钟信号和分频比信号产生时钟开关信号，并将时钟开关信号输出到时钟再生电路；所述时钟再生电路，根据输入的原始时钟信号和时钟开关信号产生输出时钟。所述开关信号产生电路，包含周期时钟开关信号产生电路、1∶1分频判断器和时钟开关选择电路；所述时钟再生电路，包含时序调整电路和门控电路。本实用新型使原始时钟信号经过门控电路后直接获得输出时钟，不同的分频时钟信号的延时相同，有利于系统稳定工作减小了时钟电路的路径，降低了设计难度。
Description
技术领域
本方法属于电路领域，特别涉及一种消除路径时延的时钟电路。
背景技术
随着科技的进步，电子产品对内部时钟个数的要求越来越多，对时钟分配方案的要求也越来越复杂。时钟产生电路是集成电路特别是片上系统(SoC)的关键组成部分，时钟产生电路设计的好坏直接影响着系统稳定性和产品质量。
目前常见的时钟产生电路结构如图1所示，由若干个分频时钟和选择器组成，选择器的输入端为原始时钟信号、以及原始时钟信号的各个分频时钟信号，选择器的选择信号为分频比信号，输出为所要求的特定频率的输出时钟。
如图1所示的时钟产生电路，其缺点在于：原始时钟信号产生的不同的分频时钟信号经过不同的时钟分频电路，一方面，由于不同时钟分频电路路径的延时不同，导致系统在切换时钟时输出的时钟产生信号边沿抖动，不利于系统稳定工作；另一方面，时钟分频电路的路径很长，导致芯片设计的难度增加。
发明内容
针对现有技术的不足，本发明提出一种消除路径时延的时钟电路。
一种消除路径时延的时钟电路，其特征在于：包括开关信号产生电路和时钟再生电路，所述开关信号产生电路根据输入的原始时钟信号和分频比信号产生时钟开关信号，并将时钟开关信号输出到时钟再生电路；所述时钟再生电路，根据输入的原始时钟信号和时钟开关信号产生输出时钟。
其中，所述一种消除路径时延的时钟电路的开关信号产生电路，其特征在于：包含周期时钟开关信号产生电路、1∶1分频判断器和时钟开关选择电路，所述周期时钟开关信号产生电路根据输入的原始时钟信号和分频比信号产生周期时钟开关信号，并将周期时钟开关信号输出至时钟开关选择电路；所述1∶1分频判断器判断输入的分频比信号，并将输出的1∶1分频比有效信号输出至时钟开关选择电路；当分频比信号是1∶1分频时，1∶1分频判断器输出的1∶1分频比有效信号为有效，当分频比信号不是1∶1分频时，1∶1分频判断器输出的1∶1分频比有效信号为无效；所述时钟开关选择电路当1∶1分频有效信号为有效时，输出恒为1的时钟开关信号，当1∶1分频有效信号为无效时，输出周期时钟开关信号。
所述一种消除路径时延的时钟电路的开关信号产生电路，其特征在于：可产生分频比为1∶n的时钟开关信号(n为大于等于1的整数)；当分频比信号要求产生分频比为1∶1的时钟时，可产生恒定有效的时钟开关信号；当分频比信号要求产生1∶n(n为大于1的整数)的时钟时，可产生周期长度为n个原始时钟长度的周期时钟开关信号。
其中，所述一种消除路径时延的时钟电路的开关信号产生电路，其特征在于：所述时钟开关信号在一个周期内有一个长度为原始时钟周期长度的有效电平；
其中，所述一种消除路径时延的时钟电路的开关信号产生电路，其特征在于：通过判断分频比是否为1∶1来选择恒定的时钟开关信号或周期的时钟开关信号；
所述一种消除路径时延的时钟电路的开关信号产生电路中的周期时钟开关信号产生电路，其特征在于：包含计数器和比较器，所述计数器输入端连接原始时钟信号，在不复位的条件下每收到一个时钟就增加一个计数；所述计数器输出计数信号作为比较器的输入；所述比较器的另一路输入为分频比信号，比较器对计数信号和分频比信号进行比较，当计数信号与分频比信号相同时令周期时钟开关信号有效，当计数信号与分频比信号不同时，令周期时钟开关信号无效；周期时钟开关信号反馈至所述计数器的复位端，当周期时钟开关信号为有效时对计数器进行复位。
所述周期时钟开关信号产生电路，其特征在于：通过计数器与输入的分频比信号相比较，产生n分频的周期信号(n为大于1的整数)。
其中，所述周期时钟开关信号产生电路的比较器，可以是减法器和或非门；也可以是异或和或非门。
所述一种消除路径时延的时钟电路的时钟再生电路，其特征为：包含时序调整电路和门控电路，所述时序调整电路根据输入的原始时钟信号的相位调整周期时钟开关信号的相位，获得调整后的时钟开关信号并输出至门控电路，所述门控电路将调整后的时钟开关信号与原始时钟信号进行逻辑运算，最后得到输出时钟。
其中，所述调整后的时钟开关信号的特征为：信号跳变沿发生在原始时钟信号为低电平时；
其中，所述门控电路可以为或门、与门或组合逻辑电路；
其中，所述时钟再生电路，其特征在于：根据输入的周期时钟开关信号的有效与否对输入的原始时钟脉冲进行通过或不通过处理，得到最终输出时钟；
其中，所述时钟再生电路，其特征在于：通过时序调整电路产生在时钟电平作为门控电路的门控信号，低电平有效；当门控信号有效时，使输入时钟脉冲通过并输出在时钟输出端口上；当门控信号无效时，关闭时钟脉冲，使时钟输出端口保持固定低电平。
所述一种消除路径时延的时钟电路的时钟再生电路中的时序调整电路，为一个锁存器，所述锁存器的输入信号为时钟开关信号和原始时钟信号，输出信号为调整后的时钟开关信号。
所述一种消除路径时延的时钟电路的时钟再生电路中的时序调整电路，也可以为若干个相串联的延时单元。
本发明的一种时钟电路，具如下的优点：原始时钟信号经过门控电路后直接获得输出时钟，所产生的不同的分频时钟信号经过相同的门控电路的路径，所以不同的分频时钟信号的延时相同，不会导致系统在切换时钟时产生时钟边沿抖动，有利于系统稳定工作；而且时钟电路的路径很短，降低设计难度。
附图说明：
图1现有时钟电路的结构示意图。
图2本发明时钟电路的结构示意图。
图3本发明时钟电路中的开关信号产生电路的结构示意图。
图4本发明时钟电路中的开关信号产生电路的时钟周期开关信号产生电路的结构示意图。
图5本发明时钟电路中的时钟再生电路的结构示意图。
图6本发明时钟电路中的时钟再生电路的时序调整电路的一种结构示意图。
图7本发明时钟电路中的时钟再生电路的时序调整电路的另一种结构示意图。
图8本发明时钟电路的一个信号调整示例图。
图9本发明时钟电路的另一个信号调整示例图。
具体实施方式
以下结合具体实施例，对本发明做进一步说明。
一种消除路径时延的时钟电路，如图2所示，包括开关信号产生电路和时钟再生电路，其特征在于：所述开关信号产生电路根据输入的原始时钟信号和分频比信号产生时钟开关信号，并将时钟开关信号输出到时钟再生电路；所述时钟再生电路，根据输入的原始时钟信号和时钟开关信号产生输出时钟。
所述一种消除路径时延的时钟电路的开关信号产生电路，如图3所示，包含周期时钟开关信号产生电路、1∶1分频判断器和时钟开关选择电路，其特征在于：所述周期时钟开关信号产生电路根据输入的原始时钟信号和分频比信号产生周期时钟开关信号，并将周期时钟开关信号输出至时钟开关选择电路；所述1∶1分频判断器判断输入的分频比信号，并将输出的1∶1分频比有效信号输出至时钟开关选择电路；当分频比信号是1∶1分频时，1∶1分频判断器输出的1∶1分频比有效信号为有效，当分频比信号不是1∶1分频时，1∶1分频判断器输出的1∶1分频比有效信号为无效；所述时钟开关选择电路当1∶1分频有效信号为有效时，输出恒为1的时钟开关信号，当1∶1分频有效信号为无效时，输出周期时钟开关信号。
所述时钟电路的开关信号产生电路，其特征在于：可产生分频比为1∶n的时钟开关信号(n为大于等于1的整数)；当分频比信号要求产生分频比为1∶1的时钟时，可产生恒定有效的时钟开关信号；当分频比信号要求产生1∶n(n为大于1的整数)的时钟时，可产生周期长度为n个原始时钟长度的周期时钟开关信号。
其中，所述开关信号产生电路，其特征在于：所述时钟开关信号在一个周期内有一个长度为原始时钟周期长度的有效电平；
其中，所述开关信号产生电路，其特征在于：通过判断分频比是否为1∶1来选择恒定的时钟开关信号或周期的时钟开关信号；
所述时钟电路的开关信号产生电路中的周期时钟开关信号产生电路，如图4所示，包含计数器和比较器，其特征在于：所述计数器输入端连接原始时钟信号，在不复位的条件下每收到一个时钟就增加一个计数；所述计数器输出计数信号作为比较器的输入；所述比较器的另一路输入为分频比信号，比较器对计数信号和分频比信号进行比较，当计数信号与分频比信号相同时令周期时钟开关信号有效，当计数信号与分频比信号不同时，令周期时钟开关信号无效；周期时钟开关信号反馈至所述计数器的复位端，当周期时钟开关信号为有效时对计数器进行复位。
所述周期时钟开关信号产生电路，其特征在于：通过计数器与输入的分频比信号相比较，产生n分频的周期信号(n为大于1的整数)。
其中，所述周期时钟开关信号产生电路的比较器，可以是减法器和或非门；也可以是异或和或非门。
所述时钟电路的时钟再生电路，如图5所示，包含时序调整电路和门控电路，其特征为：所述时序调整电路根据输入的原始时钟信号的相位调整周期时钟开关信号的相位，获得调整后的时钟开关信号并输出至门控电路，所述门控电路将调整后的时钟开关信号与原始时钟信号进行逻辑运算，最后得到输出时钟。
其中，所述调整后的时钟开关信号的特征为：信号跳变沿发生在原始时钟信号为低电平时；
其中，所述门控电路可以为或门、与门或组合逻辑电路；
其中，所述时钟再生电路，其特征在于：根据输入的周期时钟开关信号的有效与否对输入的原始时钟脉冲进行通过或不通过处理，得到最终输出时钟；
其中，所述时钟再生电路，其特征在于：通过时序调整电路产生在时钟电平作为门控电路的门控信号，低电平有效；当门控信号有效时，使输入时钟脉冲通过并输出在时钟输出端口上；当门控信号无效时，关闭时钟脉冲，使时钟输出端口保持固定低电平。
所述时钟电路的时钟再生电路中的时序调整电路，如图6所示，可以为一个锁存器，所述锁存器的输入信号为时钟开关信号和原始时钟信号，输出信号为调整后的时钟开关信号。
所述时钟产生电路的时钟再生电路中的时序调整电路，如图7所示，可以为若干个相串联的延时单元。
采用本发明时钟电路的一个信号调整示例如图8所示，采用本发明时钟电路的另一个信号调整示例如图9所示。可以看出，本发明的一种消除路径时延的时钟电路，具如下的优点：原始时钟信号经过门控电路后直接获得输出时钟，所产生的不同的分频时钟信号经过相同的门控电路的路径，所以不同的分频时钟信号的延时相同，不会导致系统在切换时钟时产生时钟边沿抖动，有利于系统稳定工作；而且时钟电路的路径很短，降低设计难度。
应当指出，以上所述仅为本发明的一个实施例，并非本发明的限制范围，对于本领域的普通技术人员来说，凡是本发明的精神和原则之内所做的任何修改、等同替换或改进，均应包含在本发明的保护范围之内。
Claims (4)
1.一种消除路径时延的时钟电路，其特征在于：包括开关信号产生电路和时钟再生电路，所述开关信号产生电路根据输入的原始时钟信号和分频比信号产生时钟开关信号，并将时钟开关信号输出到时钟再生电路；所述时钟再生电路，根据输入的原始时钟信号和时钟开关信号产生输出时钟。
2.如权利要求1所述的一种消除路径时延的时钟电路，其开关信号产生电路，特征在于：包含周期时钟开关信号产生电路、1∶1分频判断器和时钟开关选择电路，所述周期时钟开关信号产生电路根据输入的原始时钟信号和分频比信号产生周期时钟开关信号，并将周期时钟开关信号输出至时钟开关选择电路；所述1∶1分频判断器判断输入的分频比信号，并将输出的1∶1分频比有效信号输出至时钟开关选择电路；当分频比信号是1∶1分频时，1∶1分频判断器输出的1∶1分频比有效信号为有效，当分频比信号不是1∶1分频时，1∶1分频判断器输出的1∶1分频比有效信号为无效；所述时钟开关选择电路当1∶1分频有效信号为有效时，输出恒为1的时钟开关信号，当1∶1分频有效信号为无效时，输出周期时钟开关信号。
3.如权利要求2所述的一种消除路径时延的时钟电路，其开关信号产生电路中的周期时钟开关信号产生电路，其特征在于：包含计数器和比较器，所述计数器输入端连接原始时钟信号，在不复位的条件下每收到一个时钟就增加一个计数；所述计数器输出计数信号作为比较器的输入；所述比较器的另一路输入为分频比信号，比较器对计数信号和分频比信号进行比较，当计数信号与分频比信号相同时令周期时钟开关信号有效，当计数信号与分频比信号不同时，令周期时钟开关信号无效；周期时钟开关信号反馈至所述计数器的复位端，当周期时钟开关信号为有效时对计数器进行复位。
4.如权利要求1所述的一种消除路径时延的时钟电路，其时钟再生电路，其特征为：包含时序调整电路和门控电路，所述时序调整电路根据输入的原始时钟信号的相位调整周期时钟开关信号的相位，获得调整后的时钟开关信号并输出至门控电路，所述门控电路将调整后的时钟开关信号与原始时钟信号进行逻辑运算，最后得到输出时钟。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2009201903912U CN201584959U (zh) | 2009-08-03 | 2009-08-03 | 一种消除路径时延的时钟电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2009201903912U CN201584959U (zh) | 2009-08-03 | 2009-08-03 | 一种消除路径时延的时钟电路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN201584959U true CN201584959U (zh) | 2010-09-15 |
Family
ID=42726973
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2009201903912U Expired - Lifetime CN201584959U (zh) | 2009-08-03 | 2009-08-03 | 一种消除路径时延的时钟电路 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN201584959U (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102195638A (zh) * | 2011-03-28 | 2011-09-21 | 东南大学 | 一种低延时数字时钟分频方法 |
| CN104579318A (zh) * | 2013-10-21 | 2015-04-29 | 安凯(广州)微电子技术有限公司 | 一种多路时钟缓冲器 |
-
2009
- 2009-08-03 CN CN2009201903912U patent/CN201584959U/zh not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102195638A (zh) * | 2011-03-28 | 2011-09-21 | 东南大学 | 一种低延时数字时钟分频方法 |
| CN104579318A (zh) * | 2013-10-21 | 2015-04-29 | 安凯(广州)微电子技术有限公司 | 一种多路时钟缓冲器 |
| CN104579318B (zh) * | 2013-10-21 | 2018-05-29 | 安凯(广州)微电子技术有限公司 | 一种多路时钟缓冲器 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| WO2020248318A1 (zh) | 一种支持宽频率范围的双向自适应时钟电路 | |
| CN102035514B (zh) | 一种数字脉宽调制电路的控制方法 | |
| CN103856192B (zh) | 一种嵌入式脉冲时序电路系统 | |
| CN100495918C (zh) | 一种同步信号检测装置 | |
| CN106026994B (zh) | 一种基于pvtm的宽电压时钟拉伸电路 | |
| CN2922277Y (zh) | 一种时钟毛刺检测电路 | |
| CN101989848A (zh) | 一种时钟产生电路 | |
| CN201663588U (zh) | 一种实现多相位时钟分数分频的装置 | |
| CN104579320A (zh) | 时钟延迟方法、装置、延迟锁相环及数字时钟管理单元 | |
| CN103490749B (zh) | 一种高速极窄脉冲数字合成装置 | |
| CN107565965A (zh) | 一种高速8分频和9分频双模预分频电路 | |
| CN201584959U (zh) | 一种消除路径时延的时钟电路 | |
| CN103176504A (zh) | 一种多时钟切换电路 | |
| CN203870506U (zh) | 一种多冗余计算机系统低频时钟信号同步电路 | |
| CN110868212B (zh) | 一种高速计数和比较电路及其方法 | |
| CN102751982B (zh) | 一种适用于通信设备背板开销处理的时钟选择电路 | |
| CN202444477U (zh) | 一种高速低功耗的真单相时钟2/3双模预分频器 | |
| CN204836104U (zh) | 一种基于逻辑延时锁定的抗干扰电路 | |
| CN105811971B (zh) | 基于计数器的可变频时钟源和fpga器件 | |
| CN102522966A (zh) | 一种可编程纳秒级脉冲信号发生器 | |
| CN112290939A (zh) | 一种分频时钟产生电路及其分频方法 | |
| CN103414452B (zh) | 时钟数据恢复装置及电子设备 | |
| CN109088619A (zh) | 一种使能信号产生方法及电路 | |
| CN205407759U (zh) | 时钟占空比调整装置 | |
| US20060088137A1 (en) | Multi-frequency clock stretching systems |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CX01 | Expiry of patent term | ||
| CX01 | Expiry of patent term |
Granted publication date: 20100915 |