CN206388132U - 功耗控制电路及电器设备 - Google Patents

Abstract

本实用新型提供了一种功耗控制电路及电器设备。该功耗控制电路包括控制模块、写入模块以及锁存模块；该控制模块用于在接收到低功耗控制指令时执行关断该芯片的时钟源的操作，并在关断该芯片的时钟源的同时执行向该写入模块发送第一控制信号的操作以及在接收到唤醒复位指令时执行打开该芯片的时钟源的操作；该写入模块用于在接收到该第一控制信号时执行向该锁存模块发送写入信号的操作；该锁存模块用于在该芯片处于低功耗模式时以及退出低功耗模式之后锁存低功耗模式标志。本实用新型可以在接收到低功耗控制指令时关断芯片的时钟源，并且在后续芯片被复位唤醒及退出低功耗模式后，可以实现锁存的低功耗模式标志不会被唤醒复位指令清除。

Description

功耗控制电路及电器设备

技术领域

本实用新型涉及功耗控制技术领域，具体涉及一种功耗控制电路及电器设备。

背景技术

由于集成电路所要实现的功能越来越复杂，晶体管数量越来越多，芯片的电能消耗也随之增大。但是在当今物联网及便携设备越来越普及的时代，电池体积要求越来越小，对设备的待机时间却要求越来越长，故而要求芯片的功耗要尽可能的低，因此要求芯片在空闲的时候进入低功耗模式，以降低功耗。

在芯片进入低功耗模式后，需要相关的标志来记录这样一种状态，当芯片退出低功耗模式时，芯片的CPU通过读取该相关的标志以确定当前是由低功耗模式被唤醒的，之后可能需要进行某些操作。由于低功耗模式一般会将时钟源也关掉，因此芯片要通过相关的复位才能被唤醒，但该复位信号不可以把先前的标志位也给复位掉。

实用新型内容

基于上述现状，本实用新型的主要目的在于提供一种功耗控制电路及电器设备，可以在芯片被复位唤醒及退出低功耗模式后，实现锁存的低功耗模式标志不会被唤醒复位指令清除的目的。

为解决上述技术问题，本实用新型的技术方案提供了一种功耗控制电路，用于控制芯片的功耗，所述功耗控制电路包括：控制模块、写入模块以及锁存模块；

所述控制模块用于在接收到低功耗控制指令时执行关断所述芯片的时钟源的操作，使所述芯片进入低功耗模式，并在关断所述芯片的时钟源的同时执行向所述写入模块发送第一控制信号的操作以及在接收到唤醒复位指令时执行打开所述芯片的时钟源的操作，使所述芯片退出低功耗模式；

所述写入模块用于在接收到所述第一控制信号时执行向所述锁存模块发送写入信号的操作，使所述锁存模块写入低功耗模式标志；

所述锁存模块用于在所述芯片处于低功耗模式时以及退出低功耗模式之后锁存所述低功耗模式标志，当所述芯片退出低功耗模式时，所述芯片的中央处理器通过读取所述锁存模块锁存的所述低功耗模式标志确定当前所述芯片是由低功耗模式被唤醒的。

优选地，在所述芯片上电复位时，所述锁存模块执行对自身复位清零的操作。

优选地，所述控制模块包括第一控制单元和第二控制单元；

所述第一控制单元用于在接收到所述低功耗控制指令时执行向所述第二控制单元发送第二控制信号、向所述写入模块发送所述第一控制信号的操作以及在接收到所述唤醒复位指令时执行向所述第二控制单元发送第三控制信号的操作；

所述第二控制单元用于在接收到所述第二控制信号时执行关断所述芯片的时钟源的操作，使所述芯片进入低功耗模式，以及在接收到所述第三控制信号时执行打开所述芯片的时钟源的操作，使所述芯片退出低功耗模式。

优选地，在所述芯片上电复位时，所述第一控制单元执行向所述第二控制单元发送第四控制信号的操作，以使所述第二控制单元打开所述时钟源。

优选地，所述第一控制单元包括第一D触发器、第一反相器和第二反相器；

所述第一D触发器的Q端分别与所述第一反相器的输入端、所述第二反相器的输入端相连，所述第一D触发器的CP端通过所述第二控制单元与所述芯片的时钟源相连，以使所述第一D触发器在所述第二控制单元的控制下接收所述芯片的时钟源的时钟信号，所述第一D触发器的D端用于接收所述低功耗控制指令，所述第一D触发器的CLR端用于接收所述唤醒复位指令；

所述第一反向器的输出端与所述第二控制单元相连，所述第一反向器的输出端用于向所述第二控制单元发送所述第二控制信号和所述第三控制信号；

所述第二反相器的输出端与所述写入模块相连，所述第二反相器的输出端用于向所述写入模块发送所述第一控制信号。

优选地，所述第二控制单元包括时钟门控；

所述时钟门控的使能端与所述第一控制单元相连，所述时钟门控的使能端用于接收所述第一控制单元发送的所述第二控制信号和所述第三控制信号，所述时钟门控的输入端连接所述芯片的时钟源，所述时钟门控的输出端根据所述时钟门控的使能端所接收的信号输出所述芯片的时钟源的时钟信号。

优选地，所述写入模块包括第二D触发器和第三D触发器；

所述第二D触发器的CP端和所述第三D触发器的CP端均通过所述第二控制单元与所述芯片的时钟源相连，以使所述第二D触发器和所述第三D触发器在所述第二控制单元的控制下接收所述芯片的时钟源的时钟信号；

所述第二D触发器的CLR端、所述第三D触发器的CLR端与所述第一控制单元相连，所述第二D触发器的CLR端和所述第三D触发器的CLR端用于接收所述第一控制单元发送的所述第一控制信号；

所述第二D触发器的Q端与所述第三D触发器的D端相连；

所述第三D触发器的Q端与所述锁存模块相连，所述第三D触发器的Q端用于向所述锁存模块发送所述写入信号。

优选地，所述锁存模块包括第四D触发器；

所述第四D触发器的CP端通过所述第二控制单元与所述芯片的时钟源相连，以使所述第四D触发器在所述第二控制单元的控制下接收所述芯片的时钟源的时钟信号，所述第四D触发器的SET端连接所述写入模块，所述第四D触发器的SET端用于接收所述写入模块发送的所述写入信号，所述第四D触发器的Q端用于连接所述芯片的中央处理器。

优选地，还包括：清除模块，所述清除模块用于在所述芯片退出低功耗模式之后，在接收到所述芯片的中央处理器发送的清除指令时执行向所述锁存模块发送清除信号的操作，以清除所述锁存模块锁存的所述低功耗模式标志。

优选地，所述清除模块包括与门和第三反向器，所述与门的一输入端与所述第三反向器的输出端相连，所述第三反向器的输入端用于接收所述芯片的中央处理器发送的所述清除指令，所述与门的输出端用于向所述锁存模块发送所述清除信号。

为解决上述技术问题，本实用新型还提供了一种电器设备，包括上述的功耗控制电路。

本实用新型提供的功耗控制电路，可以实现在接收到低功耗控制指令时关断芯片的时钟源，使该芯片进入低功耗模式，并且在后续芯片被复位唤醒及退出低功耗模式后，可以实现锁存的低功耗模式标志不会被唤醒复位指令清除的目的。

附图说明

以下将参照附图对根据本实用新型的进行描述。图中：

图1是本实用新型实施方式提供的一种功耗控制电路的结构示意图；

图2是本实用新型实施方式提供的另一种功耗控制电路的结构示意图；

图3是本实用新型实施方式提供的所述功耗控制电路的一优选的具体实施例的电路结构示意图。

具体实施方式

下面结合附图和实施例，对本实用新型的具体实施方式作进一步详细描述。以下实施例用于说明本实用新型，但不用来限制本实用新型的范围。

参见图1，图1是本实用新型实施方式提供的一种功耗控制电路的示意图，该功耗控制电路用于控制芯片的功耗，该功耗控制电路包括控制模块100、写入模块200以及锁存模块300；

所述控制模块100用于在接收到低功耗控制指令时执行关断所述芯片的时钟源的操作，使所述芯片进入低功耗模式，并在关断所述芯片的时钟源的同时执行向所述写入模块200发送第一控制信号的操作以及在接收到唤醒复位指令时执行打开所述芯片的时钟源的操作，使所述芯片退出低功耗模式，例如，该低功耗控制指令可以为该芯片的中央处理器发出的指令，该唤醒复位指令可以为外部电路发出的指令；

所述写入模块200用于在接收到所述第一控制信号时执行向所述锁存模块发送写入信号的操作，使所述锁存模块写入低功耗模式标志；

所述锁存模块300用于在所述芯片处于低功耗模式时以及退出低功耗模式之后锁存所述低功耗模式标志，当所述芯片退出低功耗模式时，所述芯片的中央处理器通过读取所述锁存模块锁存的所述低功耗模式标志确定当前所述芯片是由低功耗模式被唤醒的。

本实用新型实施方式提供的功耗控制电路，可以实现在接收到低功耗控制指令时关断芯片的时钟源，使该芯片进入低功耗模式，并且在后续芯片被复位唤醒及退出低功耗模式后，可以实现锁存的低功耗模式标志不会被唤醒复位指令清除的目的。

其中，对于上述的功耗控制电路，在所述芯片上电复位时，所述锁存模块执行对自身复位清零的操作。

优选地，本实用新型实施方式提供的功耗控制电路还可以包括清除模块，所述清除模块用于在所述芯片退出低功耗模式之后，在接收到所述芯片的中央处理器发送的清除指令时执行向所述锁存模块发送清除信号的操作，以清除所述锁存模块锁存的所述低功耗模式标志。通过该清除模块可以实现该低功耗模式标志能够被芯片的中央处理器主动清除。

参见图2，图2是本实用新型实施方式提供的另一种功耗控制电路的示意图，该功耗控制电路用于控制芯片的功耗，该功耗控制电路包括控制模块100、写入模块200、锁存模块300以及清除模块400；

其中，所述控制模块100包括第一控制单元110和第二控制单元120；

所述第一控制单元110用于在接收到低功耗控制指令时执行向所述第二控制单元120发送第二控制信号、向所述写入模块200发送所述第一控制信号的操作以及在接收到所述唤醒复位指令时执行向所述第二控制单元120发送第三控制信号的操作，例如，该低功耗控制指令可以为该芯片的中央处理器发出的指令，该唤醒复位指令可以为外部电路发出的指令；

所述第二控制单元120用于在接收到所述第二控制信号时执行关断所述芯片的时钟源的操作，使所述芯片进入低功耗模式，以及在接收到所述第三控制信号时执行打开所述芯片的时钟源的操作，使所述芯片退出低功耗模式。

此外，在所述芯片上电复位时，所述第一控制单元110执行向所述第二控制单元120发送第四控制信号的操作，以使所述第二控制单元打开所述时钟源。

所述写入模块200用于在接收到所述第一控制信号时执行向所述锁存模块发送写入信号的操作，使所述锁存模块写入低功耗模式标志；

所述锁存模块300用于在所述芯片处于低功耗模式时以及退出低功耗模式之后锁存所述低功耗模式标志，当所述芯片退出低功耗模式时，所述芯片的中央处理器通过读取所述锁存模块锁存的所述低功耗模式标志确定当前所述芯片是由低功耗模式被唤醒的，此外，在所述芯片上电复位时，所述锁存模块执行对自身复位清零的操作；

所述清除模块400用于在所述芯片退出低功耗模式之后，在接收到所述芯片的中央处理器发送的清除指令时执行向所述锁存模块发送清除信号的操作，以清除所述锁存模块锁存的所述低功耗模式标志。

本实用新型实施方式提供的功耗控制电路，可以实现在接收到低功耗控制指令时关断芯片的时钟源，使该芯片进入低功耗模式，并且在后续芯片被复位唤醒及退出低功耗模式后，可以实现锁存的低功耗模式标志不会被唤醒复位指令清除的目的，而且该低功耗模式标志能够被芯片的中央处理器主动清除。

参见图3，图3是本实用新型实施方式提供的功耗控制电路的一优选的具体实施例的电路结构示意图，该功耗控制电路用于控制芯片的功耗，该功耗控制电路包括第一控制单元110、第二控制单元120、写入模块200、锁存模块300以及清除模块400。

如图3所示，第一控制单元110可以包括第一D触发器D1、第一反相器A1和第二反相器A2。

其中，第一D触发器D1的Q端分别与第一反相器A1的输入端、第二反相器A2的输入端相连，第一D触发器D1的CP端通过第二控制单元120与芯片的时钟源(Clock source)相连，以使第一D触发器在第二控制单元120的控制下接收该芯片的时钟源的时钟信号，通过第一D触发器D1的D端可以接收该芯片的中央处理器(CPU)发送的低功耗控制指令，通过第一D触发器D1的CLR端可以接收外部电路发送的唤醒复位指令，该第一D触发器D1是使芯片进入低功耗模式的使能位(DEEP_STOP_EN)所在的D触发器。

第一反向器A1的输出端与第二控制单元120相连，通过第一反向器A1的输出端可以向第二控制单元120发送第二控制信号和第三控制信号。

第二反相器A2的输出端与写入模块200相连，通过第二反相器A2的输出端可以向写入模块200发送第一控制信号。

如图3所示，第二控制单元120可以包括时钟门控A3。

时钟门控A3的使能端E与第一控制单元110相连，通过时钟门控A3的使能E端可以接收第一控制单元100发送的第二控制信号和第三控制信号。具体地，如图2所示，时钟门控A3的使能端E与第一反向器A1相连，通过第一反向器A1对DEEP_STOP_EN进行取反，以控制A3的使能端E。时钟门控A3的输入端CK连接该芯片的时钟源(Clock source)，时钟门控A3的输出端GCK根据时钟门控A3的使能端E所接收的信号输出芯片的时钟源的时钟信号(FCLK)。即，FCLK是受DEEP_STOP_EN控制的时钟，当DEEP_STOP_EN为1(即高电平)时，使能端E为0(即低电平)时，会关断FCLK，输出端GCK不输出FCLK，当DEEP_STOP_EN为0(即低电平)时，使能端E为1(即高电平)，输出端GCK输出FCLK。

其中，写入模块200可以采用异步发生和同步撤离电路，如图3所示，写入模块200包括两个D触发器，分别为第二D触发器D2和第三D触发器D3；

第二D触发器D2的CP端和第三D触发器D3的CP端均通过第二控制单元120与芯片的时钟源相连，以使第二D触发器D2和第三D触发器D3在第二控制单元120的控制下接收该芯片的时钟源的时钟信号。具体地，如图3所示，第二D触发器D2的CP端和第三D触发器D3的CP端均连接到时钟门控A3的输出端GCK端。

第二D触发器D2的CLR端、第三D触发器D3的CLR端与第一控制单元110相连，通过第二D触发器D2的CLR端和第三D触发器D3的CLR端可以接收第一控制单元110发送的第一控制信号。具体地，如图2所示，第二D触发器D2的CLR端、第三D触发器D3的CLR端连接到第二反相器A2的输出端，从而第二反相器A2的输出端向写入模块200发送第一控制信号。

进一步地，第二D触发器D2的Q端与第三D触发器D3的D端相连。

以及进一步地，第三D触发器D3的Q端与锁存模块300相连，通过第三D触发器D3的Q端可以向锁存模块300发送写入信号。

当DEEP_STOP_EN为1时(即高电平时)，通过第二反向器A2对第二D触发器D2和第三D触发器D3进行复位，对于该异步发生和同步撤离电路，经由CLR(D2/D3)的异步发生源使Q(D3)同时变为低电平，但会延迟两个时钟周期后同步撤离。

如图3所示，锁存模块300优选包括第四D触发器D4。

第四D触发器D4的CP端通过第二控制单元120与芯片的时钟源相连，具体地，例如连接到时钟门控A3的输出端GCK端，以使第四D触发器D4在第二控制单元120的控制下接收芯片的时钟源的时钟信号。第四D触发器D4的SET端连接写入模块200，通过第四D触发器D4的SET端可以接收写入模块200发送的写入信号，具体地，例如连接到第三D触发器D3的Q端。通过第四D触发器D4的Q端可以连接该芯片的中央处理器，使该芯片的中央处理器能够读取到该锁存模块锁存的信息，例如低功耗模式标志PENDING。此外，第四D触发器D4的D端连接清除模块400，通过第四D触发器D4的D端可以接收清除模块400发送的清除信号。

清除模块400优选包括与门A4和第三反向器A5。与门A4的一输入端与第三反向器A5的输出端相连，与门A4的另一输入端的电平高低随锁存模块锁存的信息变化而发生变化，例如，与门A4的另一输入端可以连接第四D触发器D4的Q端。通过第三反向器A5的输入端可以接收该芯片的中央处理器发送的清除指令，通过与门A4的输出端可以向锁存模块300发送清除信号，具体地，与门A4的输出端与第四D触发器D4的D端相连；

对于上述的清除模块，通过第三反向器A5可以对芯片的中央处理器的有效操作信号进行取反，通过与门A4可以使芯片的中央处理器能够清掉第四D触发器D4的低功耗模式标志(PENDING)，同时在芯片的中央处理器不对第四D触发器D4进行操作时，第四D触发器D4可以锁存住低功耗模式标志(PENDING)，以使得该芯片的中央处理器能够读取到该锁存模块锁存的信息，例如低功耗模式标志PENDING。

对于上述的功耗控制电路，第一D触发器D1、第二D触发器D2、第三D触发器D3、第四D触发器D4均可以为上升沿触发的D触发器，每一个D触发器的SET和CLR端均以低电平为有效信号，Q端的信号与端的信号为互补信号；

以下详细描述如图3所示的功耗控制电路的工作过程：

1、在芯片上电时执行上电复位操作。此时，外部电路向第一D触发器D1的CLR端发送的信号WP_RSTJ以及向第四D触发器D4的CLR端发送的信号MST_RSTJ均为有效信号。对于第一D触发器D1，当其CLR端接收的信号WP_RSTJ为有效信号时，其Q端输出被清0，即DEEP_STOP_EN为0，第一反相器A1输出1(即上述的第四控制信号)。从而使时钟门控A3打开芯片的时钟源，其输出端GCK输出FCLK。对于第四D触发器D4，当其CLR端接收的信号MST_RSTJ为有效信号时，其Q端输出被清0(即执行对自身复位清零的操作)。

另外，在上电复位过程中，由于DEEP_STOP_EN为0，第二D触发器D2和第三D触发器D3的CLR端无效，故第二D触发器D2和第三D触发器D3的Q端输出电平不可确定。但在经过两个FCLK周期后第三D触发器D3的Q端输出必为1，由于D触发器的CLR信号比SET信号的优先级高，故而对于第四D触发器D4，在复位过程中即便CLR信号及SET信号同时有效，但CLR信号优先级高，因此其Q端输出仍为0，即芯片上电复位完成后，PENDING为0，DEEP_STOP_EN为0。这时芯片正常工作，时钟门控A3会一直输出FCLK。

2、当第一D触发器的D端接收到芯片的中央处理器(CPU)发送的低功耗控制指令时，即该CPU输出的信号CPU set pulse为有效信号时，该CPU将第一D触发器D1置位，即其Q＝1,此时DEEP_STOP_EN＝1。第一反相器A1的输出端向时钟门控A3的使能端E输出0(即上述的第二控制信号)。时钟门控A3的使能端E在接收该信号后关断芯片的时钟源，停止输出FCLK，时钟树和逻辑门都会处于静止状态，此时芯片处于低功耗模式。

同时，由于DEEP_STOP_EN为1，第二反向器A3的输出端向第二D触发器D2的CLR端和第三D触发器D3的CLR端输出0(即上述的第一控制信号)，第二D触发器D2、第三D触发器D3会被复位。此时第三D触发器D3的Q端向第四D触发器D4的SET端输出0(即上述的写入信号)，第四D触发器D4被其SET信号置位成1，即PENDING＝1，从而在第四D触发器D4写入低功耗模式标志。

3、当第一D触发器D1的CLR端接收到外部电路发送的唤醒复位指令时，例如，外部电路会在WP_RSTJ上产生一个宽度至少为1个FCLK周期的低电平信号。这个低电平信号会复位第一D触发器D1，即其Q端输出0。此时DEEP_STOP_EN＝0，第一反相器A1的输出端向时钟门控A3的使能端E输出1(即上述的第三控制信号)，时钟门控A3的使能端E在接收该信号后打开芯片的时钟源，开始输出FCLK，使芯片退出低功耗模式。

同时，第二D触发器D2和第三D触发器D3的复位信号将会撤去，第三D触发器D3在经过两个FCLK周期后，其Q端输出1，第四D触发器D4的置位端SET变为无效。

在此期间，MST_RSTJ一直处于高电平，第四D触发器D4中所锁存的高电平输出(PENDING＝1)会一直存在，也不会因为第四D触发器D4的置位端SET变为无效而改变。该PENDING标志用于记录芯片先前是处于低功耗模式，该标志会被芯片的中央处理器读取及进行程序恢复运行后的相关处理。

4、当第三反相器的输入端接收到芯片的中央处理器发送的清除指令时，即芯片的中央处理器输出的信号CPU clear pulse为有效信号时，与门A4的输出端向第四D触发器D4的D端输出0(即上述的清除信号)，第四D触发器D4的Q端会被锁存为0，即低功耗模式标志(PENDING标志)被清掉。

其中，对于上述的功耗控制电路，信号WP_RSTJ及信号MST_RSTJ是经过FCLK同步的复位信号，且均是低电平有效，且当MST_RSTJ有效时，WP_RSTJ同时有效，但当WP_RSTJ有效时，MST_RSTJ不受其影响。信号CPU set pulse及信号CPU clear pulse均是工作于FCLK时钟域，它们有效时均是产生一个FCLK周期的高电平脉冲。

本实用新型实施方式提供的功耗控制电路，可以实现在接收到低功耗控制指令时关断芯片的时钟源，使该芯片进入低功耗模式，并且在后续芯片被复位唤醒及退出低功耗模式后，可以实现锁存的低功耗模式标志不会被唤醒复位指令清除的目的，而且该低功耗模式标志能够被芯片的中央处理器主动清除，此外，该功耗控制电路的逻辑消耗较低，电路结构简单可靠。

此外，本实用新型实施方式还提供了一种电器设备，包括上述的功耗控制电路。

此外，本实用新型实施方式还提供了一种功耗控制方法，可以用于上述的功耗控制电路，该方法包括：

S1：控制模块在接收到低功耗控制指令时执行关断芯片的时钟源的操作，使所述芯片进入低功耗模式，并在关断所述芯片的时钟源的同时执行向写入模块发送第一控制信号的操作，所述写入模块在接收到所述第一控制信号时执行向锁存模块发送写入信号的操作，使所述锁存模块写入低功耗模式标志并锁存；

S2：所述控制模块在接收到唤醒复位指令时执行打开所述芯片的时钟源的操作，使所述芯片退出低功耗模式，其中，所述锁存模块在所述芯片处于低功耗模式时以及退出低功耗模式之后锁存所述低功耗模式标志，当所述芯片退出低功耗模式时，所述芯片的中央处理器通过读取所述锁存模块锁存的所述低功耗模式标志确定当前所述芯片是由低功耗模式被唤醒的。

优选地，在步骤S1之前还包括：

在所述芯片上电复位时，所述锁存模块执行对自身复位清零的操作。

优选地，步骤S1包括：

S11：第一控制单元在接收到所述低功耗控制指令时执行向第二控制单元发送第二控制信号、向所述写入模块发送所述第一控制信号的操作；

S12：所述第二控制单元在接收到所述第二控制信号时执行关断所述芯片的时钟源的操作，使所述芯片进入低功耗模式，所述写入模块在接收到所述第一控制信号时执行向所述锁存模块发送写入信号的操作，使所述锁存模块写入低功耗模式标志并锁存。

优选地，步骤S2包括：

S21：所述第一控制单元在接收到所述唤醒复位指令时执行向所述第二控制单元发送第三控制信号的操作；

S22：所述第二控制单元在接收到所述第三控制信号时执行打开所述芯片的时钟源的操作，使所述芯片退出低功耗模式。

优选地，在步骤S1之前还包括：

在所述芯片上电复位时，所述第一控制单元执行向所述第二控制单元发送第四控制信号的操作，以使所述第二控制单元打开所述时钟源。

优选地，在步骤S2之后还包括：

在所述芯片退出低功耗模式之后，清除模块在接收到所述芯片的中央处理器发送的清除指令时执行向所述锁存模块发送清除信号的操作，以清除所述锁存模块锁存的所述低功耗模式标志。

本领域的技术人员容易理解的是，在不冲突的前提下，上述各优选方案可以自由地组合、叠加。

应当理解，上述的实施方式仅是示例性的，而非限制性的，在不偏离本实用新型的基本原理的情况下，本领域的技术人员可以针对上述细节做出的各种明显的或等同的修改或替换，都将包含于本实用新型的权利要求范围内。

Claims (11)

1.一种功耗控制电路，用于控制芯片的功耗，其特征在于，所述功耗控制电路包括：控制模块、写入模块以及锁存模块；

所述控制模块用于在接收到低功耗控制指令时执行关断所述芯片的时钟源的操作，使所述芯片进入低功耗模式，并在关断所述芯片的时钟源的同时执行向所述写入模块发送第一控制信号的操作，以及在接收到唤醒复位指令时执行打开所述芯片的时钟源的操作，使所述芯片退出低功耗模式；

所述写入模块用于在接收到所述第一控制信号时执行向所述锁存模块发送写入信号的操作，使所述锁存模块写入低功耗模式标志；

所述锁存模块用于在所述芯片处于低功耗模式时以及退出低功耗模式之后锁存所述低功耗模式标志，当所述芯片退出低功耗模式时，所述芯片的中央处理器通过读取所述锁存模块锁存的所述低功耗模式标志确定当前所述芯片是由低功耗模式被唤醒的。

2.根据权利要求1所述的功耗控制电路，其特征在于，在所述芯片上电复位时，所述锁存模块执行对自身复位清零的操作。

3.根据权利要求1所述的功耗控制电路，其特征在于，所述控制模块包括第一控制单元和第二控制单元；

所述第一控制单元用于在接收到所述低功耗控制指令时执行向所述第二控制单元发送第二控制信号、向所述写入模块发送所述第一控制信号的操作以及在接收到所述唤醒复位指令时执行向所述第二控制单元发送第三控制信号的操作；

所述第二控制单元用于在接收到所述第二控制信号时执行关断所述芯片的时钟源的操作，使所述芯片进入低功耗模式，以及在接收到所述第三控制信号时执行打开所述芯片的时钟源的操作，使所述芯片退出低功耗模式。

4.根据权利要求3所述的功耗控制电路，其特征在于，在所述芯片上电复位时，所述第一控制单元执行向所述第二控制单元发送第四控制信号的操作，以使所述第二控制单元打开所述时钟源。

5.根据权利要求3所述的功耗控制电路，其特征在于，所述第一控制单元包括第一D触发器、第一反相器和第二反相器；

所述第一D触发器的Q端分别与所述第一反相器的输入端、所述第二反相器的输入端相连，所述第一D触发器的CP端通过所述第二控制单元与所述芯片的时钟源相连，以使所述第一D触发器在所述第二控制单元的控制下接收所述芯片的时钟源的时钟信号，所述第一D触发器的D端用于接收所述低功耗控制指令，所述第一D触发器的CLR端用于接收所述唤醒复位指令；

所述第一反向器的输出端与所述第二控制单元相连，所述第一反向器的输出端用于向所述第二控制单元发送所述第二控制信号和所述第三控制信号；

所述第二反相器的输出端与所述写入模块相连，所述第二反相器的输出端用于向所述写入模块发送所述第一控制信号。

6.根据权利要求3所述的功耗控制电路，其特征在于，所述第二控制单元包括时钟门控；

所述时钟门控的使能端与所述第一控制单元相连，所述时钟门控的使能端用于接收所述第一控制单元发送的所述第二控制信号和所述第三控制信号，所述时钟门控的输入端连接所述芯片的时钟源，所述时钟门控的输出端根据所述时钟门控的使能端所接收的信号输出所述芯片的时钟源的时钟信号。

7.根据权利要求3所述的功耗控制电路，其特征在于，所述写入模块包括第二D触发器和第三D触发器；

所述第二D触发器的CP端和所述第三D触发器的CP端均通过所述第二控制单元与所述芯片的时钟源相连，以使所述第二D触发器和所述第三D触发器在所述第二控制单元的控制下接收所述芯片的时钟源的时钟信号；

所述第二D触发器的CLR端、所述第三D触发器的CLR端与所述第一控制单元相连，所述第二D触发器的CLR端和所述第三D触发器的CLR端用于接收所述第一控制单元发送的所述第一控制信号；

所述第二D触发器的Q端与所述第三D触发器的D端相连；

所述第三D触发器的Q端与所述锁存模块相连，所述第三D触发器的Q端用于向所述锁存模块发送所述写入信号。

8.根据权利要求3所述的功耗控制电路，其特征在于，所述锁存模块包括第四D触发器；

所述第四D触发器的CP端通过所述第二控制单元与所述芯片的时钟源相连，以使所述第四D触发器在所述第二控制单元的控制下接收所述芯片的时钟源的时钟信号，所述第四D触发器的SET端连接所述写入模块，所述第四D触发器的SET端用于接收所述写入模块发送的所述写入信号，所述第四D触发器的Q端用于连接所述芯片的中央处理器。

9.根据权利要求1-8任一所述的功耗控制电路，其特征在于，还包括：清除模块，所述清除模块用于在所述芯片退出低功耗模式之后，在接收到清除指令时执行向所述锁存模块发送清除信号的操作，以清除所述锁存模块锁存的所述低功耗模式标志。

10.根据权利要求9所述的功耗控制电路，其特征在于，所述清除模块包括与门和第三反向器，所述与门的一输入端与所述第三反向器的输出端相连，所述第三反向器的输入端接收所述芯片的中央处理器发送的所述清除指令，所述与门的输出端用于向所述锁存模块发送所述清除信号。

11.一种电器设备，其特征在于，包括权利要求1-10任一所述的功耗控制电路。