CN201083993Y

CN201083993Y - 一种微控制器

Info

Publication number: CN201083993Y
Application number: CNU2007201771859U
Authority: CN
Inventors: 岳卫杰; 张继文; 潘松; 陈光胜
Original assignee: Shanghai Hair Group Integated Circuit Co Ltd
Current assignee: Shanghai Hair Group Integated Circuit Co Ltd; Shanghai Haier Integrated Circuit Co Ltd
Priority date: 2007-09-25
Filing date: 2007-09-25
Publication date: 2008-07-09
Anticipated expiration: 2017-09-25

Abstract

本实用新型涉及一种微控制器，包括：内核，包括中央处理单元、存储器、时钟发生器和指令预处理模块，其中，存储器包括程序存储器和数据存储器，程序存储器、数据存储器和时钟发生器均与中央处理单元相连，指令预处理模块与时钟发生器相连；一个以上外设单元，通过系统总线与内核相连；一个以上功能部件，通过控制总线与中央处理单元相连。上述微控制器具有较好的抗干扰能力、存储容量大、运行速度快，并且具有较完备的外设和大量功能部件，具有较好的灵活性和可靠性。

Description

一种微控制器

技术领域

本实用新型涉及一种微控制器，属于半导体集成电路设计领域。

背景技术

微控制器已经广泛应用到社会生活的各个领域，对国民经济的发展起到了必不可少的促进作用，目前，微控制器的类型有很多，市场上的八位一次性可编程(One Time Programable，OTP)微控制器由于价格较低，同时又拥有一次性可编程能力而得到广泛应用，尤其适合既要求一定灵活性，又要求功能不断翻新、需要迅速量产的电子产品，当然，人们对微控制器的可靠性、抗干扰性、灵活性和兼容性也提出越来越高的要求。

但目前的OTP微控制器对于两级四段流水结构，各模块间无法相互备份、相互依靠，更不能对数据进行预处理和处理，严重影响了该结构的抗干扰能力；其次，存储器容量的不足，数据存储器与程序存储器复用，没有专门的寄存器堆，或者是特殊寄存器堆与通用寄存器堆没有分开，影响了对这些寄存器的访问速度，限制了运行速度的提高；再次，缺乏完备的外设，从而限制了芯片与外部的联系，为后续设计带来很多的不便；另外，系统的可靠性、灵活性有待进一步提高。

实用新型内容

本实用新型的目的在于提高微控制器的抗干扰能力、扩大存储容量、提高其运行速度，提供较完备的外设和大量功能部件，增加其与其它部件的联系，并进一步增强其使用的灵活性和可靠性。

为实现上述目的，本实用新型提供了一种微控制器，具体包括：

内核，包括中央处理单元、存储器、时钟发生器和指令预处理模块，其中，存储器包括程序存储器和数据存储器，指令预处理模块包括指令寄存器、指令译码器、端口预处理器、中断处理器、多路器和立即数处理器，程序存储器、数据存储器和时钟发生器均与中央处理单元相连，指令预处理模块与时钟发生器相连，指令寄存器和指令译码器通过程序总线相连，多路器和立即数处理器通过数据总线相连，端口预处理器与系统总线相连，中断处理器与地址总线相连；

一个以上外设单元，通过系统总线与内核相连；

一个以上功能部件，通过控制总线与中央处理单元相连。

由于上述微控制器采用将存储器分为程序存储器和数据存储器，并将其与中央处理单元相连的哈佛结构和对数据进行预处理的操作，可较好地实现各模块间相互备份，提高了数据处理速度和抗干扰能力，同时，集成了大量外设和功能部件，提高了使用过程中的灵活性、方便性和可靠性。

下面通过附图和实施例，对本实用新型的技术方案做进一步的详细描述。

附图说明

图1为本实用新型微控制器实施例一的结构示意图；

图2为本实用新型微控制器实施例二的结构示意图；

图3为本实用新型内核结构实施例的示意图。

具体实施方式

如图1所示，为本实用新型微控制器实施例一的结构示意图，该微控制器包括：内核1，包括中央处理单元11、存储器14、时钟发生器15和指令预处理模块17，其中，存储器14包括程序存储器和数据存储器，指令预处理模块17包括指令寄存器、指令译码器、端口预处理器、中断处理器、多路器和立即数处理器，存储器14和时钟发生器15均与中央处理单元11相连，指令预处理模块17与时钟发生器15相连，程序存储器通过程序总线与中央处理单元11相连，数据存储器通过数据总线与中央处理单元11相连，指令寄存器和指令译码器通过程序总线相连，多路器和立即数处理器通过数据总线相连，端口预处理器与系统总线相连，中断处理器与地址总线相连；外设单元2，通过系统总线与内核1相连；功能部件3，通过控制总线与中央处理单元11相连，上述外设单元2和功能部件3也可为多个。

上述微控制器采用将存储器分为程序存储器和数据存储器，并将其与中央处理单元相连的哈佛结构和对数据进行预处理的操作，可较好地实现各模块间相互备份，提高了数据处理速度和抗干扰能力。

如图2所示，为本实用新型微控制器实施例二的结构示意图，该微控制器具体包括：内核1、外设单元2和功能部件3，其中，内核1又包括中央处理单元11及与中央处理单元11相连的复位电路12、算术逻辑单元13、存储器14、时钟发生器15和程序计数器16，其中，存储器14又包括程序存储器和数据存储器；外设单元2包括输入输出端口21、串行外围接口模块22、芯片间总线模块23、通用同步异步收发器24、模/数转换器25、三路定时器26及两路捕捉、比较和脉宽调制模块27，其中，上述外设单元2中的所有部件均通过系统总线与内核1相连；功能部件3包括片内上电延时复位模块31、欠压复位逻辑模块32、看门狗定时器33和休眠模块34，其中，上述所有功能部件均通过控制总线与中央处理单元11相连。

另外，上述外设单元2和功能部件3也可以包括其中的一个或任意个部件。

为了提高该微控制器的抗干扰能力，上述中央处理单元(CPU)和算术逻辑单元(ALU)采用两级四段流水线结构，因此，上述微控制器包括：指令预处理模块与时钟发生器相连，用于实现指令译码，程序计数器(PC)备份，双周期指令预处理，中断向量处理，外部中断和端口变化中断预处理操作；数据读取模块与时钟发生器相连，用于实现接收译码后的寻址操作数和数据内容，并完成对功能寄存器或数据寄存器的读取，同时完成对中断请求标志位的扫描操作及外部中断对休眠模式激活的预处理操作；数据运算模块与时钟发生器相连，用于实现接收译码后输出的运算类型操作码、接收数据读取模块输出的数据内容，并完成算术逻辑单元的算术逻辑运算、完成端口变化终端处理及对休眠模式激活的预处理操作，同时读取下一条指令；数据写回模块与时钟发生器相连，用于实现将算术逻辑单元的运算结果按照指令译码后操作数寻址部分做写回操作，上述时钟发生器15用于提供同步时钟信号，对于该时钟发生器，可根据实际应用选择不同的工作模式，如低频(低功耗)模式、普通模式、高频模式或外部电阻/电容模式等。

其中，上述指令预处理模块包括指令寄存器、指令译码器、端口预处理器、中断处理器、多路器、立即数处理器，指令寄存器和指令译码器通过程序总线相连，多路器和立即数处理器通过数据总线相连，端口预处理器与系统总线相连，中断处理器与地址总线相连；上述数据读取模块包括数据寄存器、功能寄存器和多路器，其中，第一功能寄存器通过数据总线分别与数据寄存器和多路器相连，第二功能寄存器和多路器通过数据总线相连；上述数据运算模块包括算术逻辑单元、多路器、指令读取器和端口终处理器，其中，算术逻辑单元通过数据总线与多路器、指令读取器、端口终处理器相连；上述数据写回模块包括数据寄存器、功能寄存器、中断处理器、堆栈处理器和程序计数器，其中，数据寄存器通过数据总线与第三功能寄存器相连，程序计数器通过地址总线与中断处理器和堆栈处理器相连。

上述微控制器把16位的程序储存器总线和8位的数据总线分开独立运行，通过将一个指令周期分为4部分，产生四个不重叠的正交时钟Q1、Q2、Q3和Q4来实现在一个指令周期内既执行前一条指令又取出当前指令，使一条指令的取指和另一条指令的执行在同一个周期内完成，具体实现过程如下：

在Q1相实现指令译码，PC备份，双周期指令预处理，中断向量处理，外部中断和端口变化中断预处理操作；Q2相实现接收译码后的寻址操作数和数据内容，并完成对功能寄存器或数据寄存器的读取，同时完成对中断请求标志位的扫描操作及外部中断对休眠模式激活的预处理操作；Q3相实现接收译码后输出的运算类型操作码、接收数据读取模块输出的数据内容，并完成算术逻辑运算(ALU)模块的算术逻辑运算、同时完成端口变化终端处理及其对休眠模式激活的预处理操作，同时读取下一条指令；Q4相实现将算术逻辑单元的运算结果按照指令译码后操作数寻址部分做写回操作，包括完成ALU数据写回、内部中断和堆栈处理，同时完成PC处理，PC处理包括PC加1、PC出栈、PC跳转。

上述中断操作为中断处理器接受中断请求后判断该请求是否同时满足中断允许和中断有效允许，如果是，则将中断请求转换成中断响应，系统进入中断，否则，不产生中断响应；本实施例共有12个中断源。

上述指令的集合称为指令集，属于RISC，共包含48条指令，上述指令译码的输出指令码分为3类，即字节操作类、位操作类和立即数操作与控制类。其中，字节操作类指令有28条，分别是对功能寄存器或者数据(R)寄存器的算术逻辑运算操作以及空操作；算术逻辑运算的结果按照标志位(F)写入目标寄存器，F如果为0，将数据写回模块内的第一功能寄存器；F如果为1，将数据写回模块内的R寄存器或第二功能寄存器；其中，位操作类指令有4条，是对R寄存器某位进行清0或者置1的操作以及对位是否为0或者1进行判断操作；清0和置1的结果按照F做写回操作，如果是判断操作，将不进行写回操作；其中，立即数与控制类操作指令有18条，是对立即数操作和对微控制器控制的指令。

为了扩大存储器的容量，本实施例采用大容量的8K×16位OTP存储器，使芯片能够适应当前应用程序越来越大趋势的需要，从而提高芯片的使用范围；同时，将数据存储器分为特殊寄存器与通用寄存器，共464×8bit，其中，特殊寄存器为96×8bit，通用寄存器368×8bit，通用数据存贮器采用单端口、异步低功耗静态随机存储器(SRAM)实现，上述设置提高了对这些寄存器的访问速度，从而提高了该微控制器的运行速度。

为了提供较完备的外设，增强该微控制器与其它部件的联系，上述三路定时器包括第一定时器(TIMER0)、第二定时器(TIMER1)和第三定时器(TIMER2)，其中，TIMER0为8位定时/计数器，CPU可对其进行读写操作，可选用内部时钟及外部时钟源，选择外部时钟时，可编程进行时钟边沿选择，溢出会产生溢出中断，休眠模式下TIMER0停止计数；TIMER1为16位定时/计数器，CPU可对其进行读写操作，3位可编程预分频器，可选用内部时钟及外部时钟源，选择外部时钟时，外部时钟下降沿计数，且可设为同步模式计数模式或异步模式计数模式，可做捕捉、比较模块的时基，计数溢出会产生溢出中断，如果设置为外部异步计数模式，休眠模式下继续计数，溢出中断可唤醒CPU；TIMER2为8位定时器，CPU可对其进行读写操作，4位可编程预分频器、4位可编程后分频器，只有内部时钟源，时钟源频率Fosc/4，可做脉宽调制模块的时基计数器，计数溢出会产生溢出中断；另外，本实施例还提供了TIMER1振荡器，当TIMER1振荡器被设置为开始工作时，对应引脚被自动设置为输入模式，此时可外接32KHz～200KHz晶体振荡器。

上述两路捕捉、比较和脉宽调制(CCP)模块共同复用引脚，可通过设定相关寄存器选择不同模式，捕捉功能可以在引脚上捕捉以下四种状况：信号中每个下降沿发生时、信号中每个上升沿发生时、信号中每4个上升沿发生时、信号中每16个上升沿发生时；比较功能在比较吻合事件发生时可触发以下事件：输出该引脚状态为高电平、输出该引脚状态为低电平、输出该引脚状态保持不变、特殊事件触发；脉宽调制功能可在引脚上产生一个周期可调、占空比可调的10位分辨率的脉宽调制输出。

上述输入输出端口(I/O)包括端口A(PORTA)、端口B(PORTB)、端口C(PORTC)，其中，端口A为6位锁存器，所有PORTA端口有双向输入输出端口(TTL SMT)输入驱动器，PORTA4有互补金属氧化物半导体存储嚣(CMOS)输出驱动器，其它PORTA口有晶体三级管(TTL)输出驱动器；端口B是一个八位双向端口，所有PORTB端口有TTL SMT输入和全TTL输出驱动器并都有内部弱上拉电路；端口C是一个8位的双向端口，所有PORTC端口有TTL SMT输入驱动器和CMOS输出驱动器；上述串行外围接口(SPI)模块可选择主动模式和从动模式，数据传送速率可达Fosc/4 baud，可选通讯时钟极性；上述芯片间总线模块采用总线内部集成电路(IIC)方式工作速率可以兼容100kb/s和400kb/s两种标准，既支持主控器工作模式，也支持从动器工作模式，支持多机通讯方式，以及时钟仲裁和总线仲裁功能，既可以是7位寻址方式，也可以是10位寻址方式，硬件上可以自动检测总线冲突、启动信号和停止信号，并且产生中断标志；上述通用同步异步收发器USART(SCI)有以下几种工作模式：全双工异步模式、半双工同步主控模式、半双工同步从动模式；上述8位5路模/数(A/D)转换器的时钟可选择晶振频率(Fosc)、Fosc/4、Fosc/16、来自内部模/数转换器的RC振荡器时钟产生的时钟信号，可将一个模拟信号转换成相对应的8位数字信号，本实施例共有5路模拟输入端。

另外，进一步提高系统的可靠性、灵活性，上述功能部件还包括器件配置位模块，其决定器件的工作模式及部分功能的运用与否，如片内上电延时复位(POR)模块、欠压复位(BOR)逻辑模块、看门狗定时器(WDT)；上述片内上电延时复位指芯片上电时会产生一个复位信号，如果上电延时使能，则开始上电延时，并在延时结束后激活起振荡定时器，定时结束后，芯片开始工作；上述欠压复位逻辑模块含有滤波电路，其带有产生掉电中断的预分频器，所述预分频器可根据需要设置，此处设置为8位，并且可以对滤波电路的时钟进行如下选择：32KHzRC时钟或Fosc/4，也可以对依次降低的四种欠压复位电压值进行选择；上述看门狗定时器也带有预分频器，所述预分频器可根据需要设置，此处设置为8位，其采用32KRC振荡器作为计数时钟，可产生溢出复位，在休眠模式下可唤醒CPU，所谓休眠模式，就是使进入休眠模式器件的振荡器停振，I/O端口保持原有电平的模式，但可通过以下事件唤醒CPU：器件复位、看门狗定时器唤醒、外部中断包括PORTB的最低位、PORTB端口高位引脚上的电平变化、A/D、Timer1、通信中断、捕捉。

该微控制器通过上述两级四段流水线、哈佛型结构，较好地实现了模块间相互备份、相互依靠，及对数据进行预处理和处理，大大提高了该结构的抗干扰能力；通过扩大存储器的容量，并将数据存储器分离，提高了对寄存器的访问速度；通过同时提供SPI、IIC、USART三类通信方式，8位5路模/数转换器、输入输出端口、三路定时器和两路捕捉、比较和脉宽调制模块提供了较完备的外设，增加了其与其它部件的联系；通过片内上电延时复位模块、欠压复位逻辑模块和看门狗定时器等功能部件增强了该微控制器的灵活性和可靠性。

如图3所示，为本实用新型内核结构实施例的示意图，该微处理器内核包括：程序存储器102、指令寄存器103、指令译码器105、堆栈处理器101、程序计数器104、中断处理器106、数据随机存储器107、算术逻辑单元13、工作寄存器108、复位电路12和看门狗定时器33；其中，程序存储器102、指令寄存器103、指令译码器105通过程序总线顺次相连，指令译码器105通过控制总线分别和复位电路12、数据随机存储器107、算术逻辑单元13相连，复位电路12通过控制总线和看门狗定时器33相连，数据随机存储器107、算术逻辑单元13和工作寄存器108通过数据总线顺次相连，程序计数器104通过地址总线分别与程序存储器102、堆栈处理器101、中断处理器106相连，程序计数器104通过地址总线与系统总线相连，数据随机存储器107、算术逻辑单元13分别通过数据总线与系统总线相连。

在上述内核中实现两级四段流水线操作具体为：首先时钟发生器为芯片提供系统时钟，根据程序计数器104的值从程序存储器102中取出指令，并送到指令寄存器103中存储起来，然后由指令译码器105进行相应的译码；指令译码器105控制整个微控制器工作状态，它输出的微码将指令分为三大类：字节操作类指令、位操作指令、立即数操作和控制操作类指令，如果是字节类指令，先读取数据随机储存器107中对应寄存器中的值，再和工作寄存器108中的值一起输入算术逻辑单元13进行相关运算，之后根据指令将结果放入指定寄存器数据随机存储器107或工作寄存器108；如果是位操作指令先读取数据随机寄存器107中对应寄存器的内容，然后按照指令对要求的位进行处理，最后将结果写回指定寄存器；如果是立即数类指令，在指令中已把所需的操作数直接给以一个常数值，来和工作寄存器108中的值一起送给算术逻辑单元13进行相关运算，这个直接填入操作数的常数值，就是立即数；既然是常数值与工作寄存器108来运算，因此运算的结果一定是放到工作寄存器108之中，没有选择目标寄存器的问题，所以立即数运算指令只有一个操作数，就是该常数值，当然这个常数值也必须在8位可以表示的范围中；如果是控制类指令，由于在一般的情况之下程序的流程是依据程序存储器102中的指令码一个接一个地执行，而控制指令则是用在异于一般流程的程序跳跃动作，这些跳跃动作主要包括了无条件的跳跃、子程序的调用、子程序的返回以及中断子程序的返回，这类指令执行需要两个周期，第一个周期执行译码和处理数据，第二个周期执行一条空指令，另一种控制指令则是对单片机中特殊功能但无法从寄存器来控制的项目，直接以指令来启动其功能，像休眠模式的启动与看门狗寄存器的清除，这类指令直接通过译码获得对特殊功能操作的控制码；完成一个指令周期后，程序计数器104自动加一，取出下一条指令，如此不断循环，形成流水线作业；当发生中断时，由中断处理器106进行处理，首先，选择中断向量作为程序计数器104的值，同时程序计数器104将当前程序计数器104输入堆栈处理器101做压栈处理；之后进入中断程序进行处理，当发生中断返回时，堆栈处理器101做出栈处理，将栈中的数据输出至程序计数器104，而程序计数器104将出栈的数据作为程序计数器104的值，取出对应代码继续主程序处理。程序计数器104除了上述功能以外，还包括微控制器执行跳转指令时，指令译码器105将跳转地址赋值给程序计数器104做跳转操作，以及为抗干扰而设计的PC备份操作，每次程序计数器104的变化都将上一次程序计数器104的值做备份，以备程序计数器104受干扰时可以做一些补救操作。

上述实施例通过在流水线操作中实时的检测微控制器是否需要进入低功耗的休眠模式，来降低微控制器的功耗；而端口预处理和端口后处理是检测芯片的部分端口是否有变化，通过Q1完成预处理和Q3完成终处理，以保证微控制器对外部信号的变化做出准确的判断，避免芯片受到干扰后，无法正确判断的现象发生，通过上述两级四段流水线、哈佛型结构，较好地实现了模块间相互备份、相互依靠，及对数据进行预处理和处理，大大提高了该结构的抗干扰能力。

最后应说明的是：以上实施例仅用以说明本实用新型的技术方案，而非对其限制；尽管参照前述实施例对本实用新型进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本实用新型各实施例技术方案的精神和范围。

Claims

1.一种微控制器，其特征在于包括：

一个以上外设单元，通过系统总线与内核相连；

一个以上功能部件，通过控制总线与中央处理单元相连。

2.根据权利要求1所述的微控制器，其特征在于所述外设单元为：输入输出端口、串行外围接口模块、芯片间总线模块、通用同步异步收发器、模/数转换器、三路定时器及两路捕捉、比较和脉宽调制模块之一或任意组合。

3.根据权利要求1所述的微控制器，其特征在于所述功能部件为：片内上电延时复位模块、欠压复位逻辑模块、看门狗定时器和休眠模块之一或任意组合。

4.根据权利要求1-3所述任一微控制器，其特征在于所述内核还包括：

数据读取模块，与时钟发生器相连，该数据读取模块包括数据寄存器、第一功能寄存器、第二功能寄存器、多路器，其中，第一功能寄存器通过数据总线分别与数据寄存器和多路器相连，第二功能寄存器和多路器通过数据总线相连。

5.根据权利要求1-3所述任一微控制器，其特征在于所述内核还包括：

数据运算模块，与时钟发生器相连，该数据运算模块包括算术逻辑单元、多路器、指令读取器、端口后处理器，其中，算术逻辑单元通过数据总线与多路器、指令读取器、端口后处理器相连。

6.根据权利要求1-3所述任一微控制器，其特征在于所述内核还包括：

数据写回模块，与时钟发生器相连，该数据写回模块包括数据寄存器、第三功能寄存器、中断处理器、堆栈处理器和程序计数器，其中，数据寄存器通过数据总线与第三功能寄存器相连，程序计数器通过地址总线与中断处理器和堆栈处理器相连。

7.根据权利要求3所述的微控制器，其特征在于所述欠压复位逻辑模块设有调节欠压时产生掉电中断并进行复位的时间的滤波电路和分频器。

8.根据权利要求3所述的微控制器，其特征在于所述看门狗定时器设有调节产生溢出复位时间和同时在休眠模式下唤醒CPU时间的预分频器。