CN102591817A - 一种多总线桥控制器及其实现方法 - Google Patents

Abstract

本发明公开了一种多总线桥控制器及其实现方法，该控制器包括总线接口、仲裁单元以及片外存储器控制单元。该控制器的实现方法是检测是否有来自总线接口的读写操作请求，若没有，继续检测，反之，直接响应或进行仲裁后响应，然后使能相应标准规范的片外存储器控制单元翻译完成对片外存储器的读写操作，完成读写操作后，继续进行检测。使用本发明能够更加灵活地支持不同总线规范标准的IP核，使整个SOC系统的配置灵活，易于集成，缩短产品开发的周期。本发明作为一种多总线桥控制器及其实现方法广泛应用在电子产品开发领域上。

Description

一种多总线桥控制器及其实现方法

技术领域

本发明涉及一种SOC系统中的控制器件及其实现方法，尤其是一种基于多种总线标准规范的多总线桥控制器及其实现方法。

背景技术

技术名词解释：

仲裁：任一时刻当多个竞争者争用总线资源时，只能从中选择一个且只能有一个处理器来控制总线。

在现有的SOC系统中，大多数采用具有知识产权的硬件IP核复用的方式来加速产品的开发，从而应对市场的实时性。硬件IP核一般采用通用的总线接口，现有的主流IP核的总线规范主要有两种，一种是ARM公司的AMBA总线规范，另一种是WISHBONE总线规范。如果在研发过程中从IP供应商购买的IP核总线规范不同，则还需要根据SOC系统使用的总线规范做统一修改，这样会带来不便，同时也会降低产品开发的效率。

传统的SOC都是以一个CPU（中央处理器）、及其多个外围模块以及片外存储器控制器共同组成的一个整体系统。除了具有DMA功能的模块，其他外围模块与存储器的数据交换以及各种操作都是要通过抢占CPU实现，这使得CPU要承受很大的负荷。而且，在传统的SOC结构中，由于数据通道的单一性，使得一旦当CPU对存储器进行操作时，就无法再对其他外设进行操作，这使得很多外设都处于闲置状态，因此，系统的总体性能得不到提高。此外，传统的总线桥并不能支持对片外存储器的读写访问操作，需要额外在系统总线上设有用于挂载片外存储器的控制器。

发明内容

为了解决上述技术问题，本发明的目的是提供一种基于多种总线标准规范的多总线桥控制器。

本发明的另一个目的是提供一种基于多种总线标准规范的多总线桥控制器的实现方法。

本发明采用的技术方案是：一种多总线桥控制器，该控制器包括：

总线接口，用于该控制器与总线之间的通信连接；

仲裁单元，用于对来自总线接口的读写操作请求进行直接响应或通过仲裁机制进行仲裁后响应，使能相应标准规范的片外存储器控制单元开始操作； 

片外存储器控制单元，用于对响应的总线接口的协议进行翻译，完成对片外存储器读写操作的控制。

进一步，所述片外存储器控制单元的输出端还设有用于对相应片外存储器的访问信号进行选通的复用MUX单元。

进一步，所述总线接口适用于包括基于AMBA规范的AHB总线以及基于WISHBONE规范的总线。

进一步，所述片外存储器控制单元支持8位、16位以及32位片外存储器。

进一步，所述片外存储器控制单元支持NOR FLASH和DDR。

本发明采用的另一种技术方案是：一种多总线桥控制器的实现方法，该方法步骤包括：

A、判断是否检测到来自总线接口的读写操作请求；

B、当检测到来自总线接口的读写操作请求时，直接响应或通过仲裁机制进行仲裁后响应；当没有检测到来自总线接口的读写操作请求时，则继续执行步骤A；

C、使能相应标准规范的片外存储器控制单元翻译完成对片外存储器的读写操作；

D、完成对片外存储器的读写操作后，继续执行步骤A。

进一步，在步骤B中当检测到来自总线接口的读写操作请求时，则直接响应或通过仲裁机制进行仲裁后响应，具体为：

当检测到来自总线接口的读写操作请求时，判断是否检测到多个来自总线接口的读写操作请求；

当检测到有且只有一个总线接口有读写操作请求时，则直接响应；当检测到有且有多个总线接口均有读写操作请求时，则通过仲裁机制进行仲裁后响应。

进一步，在步骤C中使能相应标准规范的片外存储器控制单元翻译完成对片外存储器的读写操作，具体为：

根据响应的总线接口的标准规范以及片外存储器地址范围，使能片外存储器控制单元对响应总线接口的协议进行翻译，并通过对片外存储器访问信号的选通，进而完成对片外存储器的读写操作控制。

进一步，所述总线接口适用于包括基于AMBA规范的AHB总线以及基于WISHBONE规范的总线。 

进一步，在步骤B中通过仲裁机制进行仲裁，所述仲裁机制是轮询机制。

本发明的有益效果是：通过使用本发明的一种多总线桥控制器，能够更加灵活地支持不同总线规范标准的IP核，并能够根据资源需求配置片外存储器，使整个SOC系统的配置灵活，易于集成，缩短产品开发的周期，从而满足大多数SOC芯片设计的要求。

本发明的另一个有益效果是：通过使用本发明的一种多总线桥控制器的实现方法，不仅能够根据资源需求配置片外存储器，能够更加灵活地支持不同总线规范标准的IP核，而且可以根据SOC系统的需求，动态增加IP核的个数而不需要修改本控制器的架构，更加灵活的集成多个IP核，缩短产品开发的周期，满足大多数SOC芯片设计的要求。

附图说明

下面结合附图对本发明的具体实施方式作进一步说明：

图1是本发明一种多总线桥控制器的结构框图；

图2是采用本发明集成的系统结构框图；

图3是本发明一种多总线桥控制器的实现方法的方法步骤图；

图4是一种多总线桥控制器的实现方法的步骤流程图。

具体实施方式

由图1和图2所示，一种多总线桥控制器，该控制器包括：

总线接口，用于该控制器与总线之间的通信连接，所述总线接口适用于包括基于AMBA规范的AHB总线以及基于WISHBONE规范的总线，所述总线宽度为32位；

仲裁单元，用于检测是否有来自总线接口的读写操作请求，若有，则进行直接响应或通过仲裁机制进行仲裁后响应，根据响应的总线接口的标准规范以及片外存储器地址范围，使能相应标准规范的片外存储器控制单元开始操作（例如，此时的地址范围在DDR，发起读写操作请求的总线是AHB总线，则使能基于AHB总线的DDR控制单元）；若没有，继续检测；完成对读写操作后，检测是否还有来自总线接口的读写操作请求； 

片外存储器控制单元，用于对响应总线的协议进行翻译，产生对相应片外存储器的访问信号，进而对响应总线的读写请求进行执行，完成对片外存储器读写操作的控制；完成对片外存储器的读写操作后，与正在操作的总线接口握手；

复用MUX单元，用于根据相应片外存储器的访问信号，进而对相应片外存储器的访问信号进行选通。

进一步作为优选的实施方式，所述仲裁机制是轮询机制。所述仲裁机制可以根据用户自行配置定义。

进一步作为优选的实施方式，所述片外存储器控制单元支持8位、16位以及32位片外存储器。

进一步作为优选的实施方式，所述片外存储器控制单元支持NOR FLASH和DDR。片外存储器控制单元可以单独支持NOR FLASH或DDR，或可以同时支持NOR FLASH 和DDR。另外，片外存储器控制单元能够分别单独支持对基于AMBA标准规范的AHB总线或基于WISHBONE标准规范总线进行翻译，或同时支持对基于AMBA标准规范的AHB总线和基于WISHBONE标准规范总线进行翻译。

由上述可知，所述相应片外存储器控制单元，是指与总线接口标准规范相应的片外存储器控制单元，例如，若总线接口的标准规范是基于AMBA标准规范的AHB总线，那么片外存储器控制单元是基于AMBA规范标准的AHB总线的片外存储器，另外，片外存储器控制单元支持NOR FLASH 和DDR，那么，所述片外存储器控制单元的类型包括，基于AMBA标准规范的AHB总线的NOR FLASH控制单元、基于AMBA标准规范的AHB总线的DDR控制单元、基于WISHBONE标准规范总线的NOR FLASH控制单元以及基于WISHBONE标准规范总线DDR总线控制单元。

所述基于AMBA标准规范的AHB总线的NOR FLASH控制单元，用于被仲裁单元使能时，对响应基于AMBA标准规范的AHB总线的协议进行翻译，产生对相应NOR FLASH的访问信号，例如片选信号、地址信号、数据信号、控制信号等，进而对响应基于AMBA标准规范的AHB总线的读写请求进行执行，通过复用MUX单元根据相应NOR FLASH的访问信号，进行对NOR FLASH的访问信号的选通，进而完成NOR FLASH读写操作的控制。而且，支持8位、16位以及32位的读写操作以及Burst 4的功能，也为特殊需要提供地址不对齐的操作功能。

所述基于AMBA标准规范的AHB总线的DDR控制单元，用于被仲裁单元使能时，对响应基于AMBA标准规范的AHB总线的协议进行翻译，产生对相应DDR的访问信号，例如片选信号、地址信号、数据信号、控制信号等，进而对响应基于AMBA标准规范的AHB总线的读写请求进行执行，通过复用MUX单元根据相应DDR的访问信号，进行对DDR的访问信号的选通，进而完成对DDR读写操作的控制。而且，支持8位、16位以及32位的读写操作以及Burst 4的功能，也为特殊需要提供地址不对齐的操作功能。

所述基于WISHBONE标准规范总线的NOR FLASH控制单元，用于被仲裁单元使能时，对响应基于WISHBONE标准规范总线的协议进行翻译，产生对相应NOR FLASH的访问信号，例如片选信号、地址信号、数据信号、控制信号等，进而对响应基于WISHBONE标准规范总线的读写请求进行执行，通过复用MUX单元根据相应NOR FLASH的访问信号，进行对NOR FLASH的访问信号的选通，进而完成对NOR FLASH读写操作的控制。而且，支持8位、16位以及32位的读写以及Burst 4的功能，也为特殊需要提供地址不对齐的操作功能。

所述基于WISHBONE标准规范总线的DDR控制单元，用于被仲裁单元使能时，对响应基于WISHBONE标准规范总线的协议进行翻译，产生对相应DDR的访问信号，例如片选信号、地址信号、数据信号、控制信号等，进而对响应基于WISHBONE标准规范总线的读写请求进行执行，通过复用MUX单元根据相应DDR的访问信号，进行对DDR的访问信号的选通，进而完成对DDR读写操作的控制。而且，支持8位、16位以及32位的读写以及Burst 4的功能，也为特殊需要提供地址不对齐的操作功能。

所述相应片外存储器控制单元的翻译，是指将发送读写请求操作的总线的协议翻译为其它总线协议，使相应片外存储器控制单元能够完成对片外存储器的读写操作，例如，发送读写请求操作的总线是基于AMBA标准规范的AHB总线，而片外存储器的总线接口是WISHBONE标准规范的，因此，通过基于AMBA标准规范的AHB总线的片外存储器控制单元对AHB协议进行翻译（即将AHB协议转换成WISHBONE协议）后，就能够控制完成对总线接口是WISHBONE标准规范的片外存储器的读写操作。如果，发送读写请求操作的总线是基于AMBA标准规范AHB总线，而片外存储器的总线接口同样是基于AMBA标准规范的AHB总线的，那么基于AMBA标准规范的AHB总线的片外存储器控制单元则直接控制完成对片外存储器的读写操作。

这样灵活多变的控制器，可以满足用户不用的设计需求，非常方便有效，节省资源。而且使用本发明的SOC系统，如图2所示，可以根据设计的需求，通过控制配置，动态增加CPU的数目（2核，3核等），动态增加所需的片外存储器控制单元，另外，由于支持不同规范标准的总线接口，因此，使得SOC系统更易于集成。对多核系统中，CPU与CPU之间，CPU与各个外设之间可以实现数据的共享与通信，消除系统中CPU被抢占以及利用效率低下的问题。

本发明一种基于多总线标准规范的多总线桥控制器的开发流程如下：

在PC或工作站上，使用硬件描述语言Verilog进行开发，采用模块化编程的方法，自下向上完成对本发明一种多总线桥控制器的开发工作。

（1）总线接口，根据不同总线标准规范进行编写，将各种总线标准规范中的数据信号，地址信号，控制信号的标准用硬件表述语言Verilog进行翻译，并且严格按照标准中的时序的波形表示出来，达到通用总线接口的标准，满足相同总线类型IP核的快速正确的集成；

（2）仲裁单元用硬件描述语言Verilog描述其逻辑电路，包括与总线接口的接口对接，对总线接口的扫描和响应，仲裁单元内部仲裁机制的逻辑电路的描述，使能相应片外存储器控制单元的逻辑电路，以及为统一调整本发明一种多总线桥控制器所加的逻辑电路等等；

（3）各个片外存储器控制单元中的逻辑，包括被仲裁单元使能的使能逻辑，基于对各个不同的总线协议的翻译模块、执行处理模块、以及基于各个片外存储器控制信号，控制时序的控制模块，完成了总线读写操作后的握手逻辑电路等，采用模块化，用硬件描述语言Verilog一一实现。

由图3所示，一种多总线桥控制器的实现方法，该方法步骤为：

A、判断是否检测到来自总线接口的读写操作请求；

B、当检测到来自总线接口的读写操作请求时，直接响应或通过仲裁机制进行仲裁后响应；当没有检测到来自总线接口的读写操作请求时，则继续执行步骤A；

C、使能相应标准规范的片外存储器控制单元翻译完成对片外存储器的读写操作；

D、完成对片外存储器的读写操作后，继续执行步骤A。

由图4所示，一种多总线桥控制器的实现方法的步骤流程包括：

S1、判断是否检测到来自总线接口的读写操作请求；

S2、当检测到来自总线接口的读写操作请求时，判断是否检测到多个来自总线接口的读写操作请求；当没有检测到来自总线接口的读写操作请求时，则继续执行步骤S1；

S3：当检测到有且只有一个总线接口有读写操作请求时，则直接响应；当检测到有且有多个总线接口均有读写操作请求时，则通过仲裁机制进行仲裁后响应；

S4：根据响应的总线接口的标准规范以及片外存储器地址范围，使能相应标准规范的片外存储器控制单元对响应总线的协议进行翻译，通过对相应片外存储器访问信号的进行选通，进而完成对片外存储器的读写操作控制；

S5：完成对片外存储器的读写操作后，继续执行步骤S1。

通过仲裁后响应后，使能相应标准规范的片外存储器控制单元对片外存储器进行读写操作，而其它暂时不能被响应的总线接口的读写操作请求，就会先将这些读写操作请求进行寄存，并发出相应接口的等待命令，等到当前总线的读写操作结束后，会继续检测总线接口是否有读写操作请求，如果寄存的总线接口的读写请求被响应了，即消除等待命令，执行响应总线的读写的操作。另外，当正在进行读写操作时，有来自总线接口的读写请求，那么也是先寄存来自总线接口的读写请求，并发出相应接口的等待命令。

进一步作为优选的实施方式，所述总线接口适用于包括基于AMBA规范的AHB总线以及基于WISHBONE规范的总线。

进一步作为优选的实施方式，所述仲裁机制是轮询机制。所述仲裁机制可以根据用户自行配置定义。

以上是对本发明的较佳实施进行了具体说明，但本发明创造并不限于所述实施例，熟悉本领域的技术人员在不违背本发明精神的前提下还可做作出种种的等同变形或替换，这些等同的变形或替换均包含在本申请权利要求所限定的范围内。

Claims (10)

1.一种多总线桥控制器，其特征在于：该控制器包括： 

总线接口，用于该控制器与总线之间的通信连接；

仲裁单元，用于对来自总线接口的读写操作请求进行直接响应或通过仲裁机制进行仲裁后响应，使能相应标准规范的片外存储器控制单元开始操作； 

片外存储器控制单元，用于对响应的总线接口的协议进行翻译，完成对片外存储器读写操作的控制。

2.根据权利要求1所述一种多总线桥控制器，其特征在于：所述片外存储器控制单元的输出端还设有用于对相应片外存储器的访问信号进行选通的复用MUX单元。

3.根据权利要求1所述一种多总线桥控制器，其特征在于：所述总线接口适用于包括基于AMBA规范的AHB总线以及基于WISHBONE规范的总线。

4.根据权利要求1所述一种多总线桥控制器，其特征在于：所述片外存储器控制单元支持8位、16位以及32位片外存储器。

5.根据权利要求1或4所述一种多总线桥控制器，其特征在于：所述片外存储器控制单元支持NOR FLASH和DDR。

6.一种多总线桥控制器的实现方法，其特征在于：该方法步骤包括：

A、判断是否检测到来自总线接口的读写操作请求；

B、当检测到来自总线接口的读写操作请求时，直接响应或通过仲裁机制进行仲裁后响应；当没有检测到来自总线接口的读写操作请求时，则继续执行步骤A；

C、使能相应标准规范的片外存储器控制单元翻译完成对片外存储器的读写操作；

D、完成对片外存储器的读写操作后，继续执行步骤A。

7.根据权利要求6所述一种多总线桥控制器的实现方法，其特征在于：在步骤B中当检测到来自总线接口的读写操作请求时，则直接响应或通过仲裁机制进行仲裁后响应，具体为：

当检测到来自总线接口的读写操作请求时，判断是否检测到多个来自总线接口的读写操作请求；

当检测到有且只有一个总线接口有读写操作请求时，则直接响应；当检测到有且有多个总线接口均有读写操作请求时，则通过仲裁机制进行仲裁后响应。

8.根据权利要求6所述一种多总线桥控制器的实现方法，其特征在于：在步骤C中使能相应标准规范的片外存储器控制单元翻译完成对片外存储器的读写操作，具体为：

根据响应的总线接口的标准规范以及片外存储器地址范围，使能片外存储器控制单元对响应总线接口的协议进行翻译，并通过对片外存储器访问信号的选通，进而完成对片外存储器的读写操作控制。

9.根据权利要求6所述一种多总线桥控制器的实现方法，其特征在于：所述总线接口适用于包括基于AMBA规范的AHB总线以及基于WISHBONE规范的总线。

10.根据权利要求6或7所述一种多总线桥控制器的实现方法，其特征在于：在步骤B中通过仲裁机制进行仲裁，所述仲裁机制是轮询机制。

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