CN103477561B - 可配置逻辑单元 - Google Patents

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Abstract

一种处理器包含：RISC CPU核心；及多个外围设备，其包含一个或一个以上可配置逻辑单元外围设备。所述可配置逻辑单元外围设备可经配置以允许对所述处理器的内部配置及信号路径的实时软件存取。所述可配置逻辑单元外围设备可具有实时配置控制。

Description

可配置逻辑单元
相关申请案交叉参考
本申请案主张2011年4月21日提出申请的标题为“可配置逻辑单元(ConfigurableLogic Cells)”的第61/477,821号美国临时申请案的权益，所述临时申请案以全文引用的方式并入本文中。
技术领域
本发明涉及可配置逻辑单元，且更特定来说，涉及一种具有组合逻辑外围设备的处理器、一种并入于微处理器中且与其无关地操作的可配置逻辑单元、一种允许对集成电路装置中的内部配置及信号路径的软件存取的可配置逻辑单元、一种具有实时配置控制的可配置逻辑单元及一种并入有一个或一个以上逻辑功能的可配置逻辑单元。
背景技术
例如精简指令集计算(RISC)处理器系统的处理器系统可包含微处理器核心及多个外围设备。
微处理器的操作不时地被有意停止以便(a)减少功率消耗(例如，睡眠或休眠)，或(b)允许第三方逻辑对内部寄存器的检查(例如，调试冻结)。在那些例子中，外围装置通常也被停止以简化逻辑接口或允许捕获“目前状态”以用于检查。
例如现场可编程门阵列(FPGA)及可编程逻辑装置(PLD)的装置提供可配置逻辑单元。一般来说，逻辑的设计必须明确地提供使用寄存器、地址总线及其它常规微处理器接口技术的软件输入，从而需要将额外FPGA资源指派给此特征。这些常规FPGA及PLD逻辑单元必须由用户配置，且当单元在使用中时配置保持静态。
FPGA及PLD提供通常基于D触发器技术的可配置逻辑单元。尽管此对于通用使用及自动化逻辑配置来说是足够的，但其并不始终产生最小电路实施解决方案。
如此，需要用于提供可配置逻辑装置的经改进系统及方法。
发明内容
通过根据本发明的实施例的系统及方法在很大程度上克服现有技术中的这些及其它缺陷。
根据所主张的实施例，一种处理器包含：RISC CPU核心；及多个外围设备，所述多个外围设备包含一个或一个以上可配置逻辑单元外围设备。在一些实施例中，所述可配置逻辑单元外围设备可经配置以允许对所述处理器的内部配置及信号路径的实时软件存取。在一些实施例中，所述可配置逻辑单元外围设备具有实时配置控制。
在一些实施例中，所述可配置逻辑单元外围设备包括D锁存器。
在其它实施例中，所述可配置逻辑单元外围设备包括JK触发器。一般来说，所述可配置逻辑单元可为可编程的以用作多个预定逻辑功能中的一者。在一些实施例中，所述可配置逻辑单元外围设备可与所述处理器无关地操作。在一些实施例中，所述可配置逻辑单元外围设备可经配置以在所述处理器处于睡眠或冻结状况时操作。
在一些实施例中，所述可配置逻辑单元外围设备可为可经由一个或一个以上软件寄存器配置的。在其它实施例中，所述可配置逻辑单元外围设备可为可经由非易失性存储器配置的。所述非易失性存储器可经静态地连接以用于配置。在一些实施例中，可读取所述非易失性存储器且将配置数据传送到配置寄存器以用于配置所述可配置逻辑单元外围设备。在一些实施例中，在初始配置之后，所述可配置逻辑单元外围设备的所述配置可经由软件更新。
附图说明
通过参考附图，可较佳地理解本发明，且所属领域的技术人员可易知本发明的众多目标、特征及优点。在不同图式中使用相同的参考符号指示相似或相同的物项。
图1图解说明包含可配置逻辑单元的示范性集成电路。
图2图解说明包含可配置逻辑单元的集成电路中的示范性数据及地址线。
图3图解说明包含可配置逻辑单元的示范性模块。
图4A及图4B图解说明可配置逻辑单元的软件控制及配置。
图5A及图5B图解说明用单一软件控制的功能替换两个经静态配置功能的可配置逻辑单元的示范性逻辑功能。
图6A到图6D图解说明示范性可配置逻辑单元的逻辑功能组合选项。
图7A到7D图解说明示范性可配置逻辑单元的逻辑功能状态选项。
图8图解说明用示范性可配置逻辑单元实施的示范性JK触发器应用及时序。
具体实施方式
现在转到图式，且尤其注意图1，其展示根据本发明的实施例的处理器或微控制器100的图。处理器100包含可体现为RISC核心的处理器核心(MCU)102。处理器核心102经由总线106耦合到一个或一个以上芯片上外围装置，例如模拟外围设备108及数字外围设备110。处理器100可进一步包含一个或一个以上芯片上存储器装置103，其可实施为可编程快闪存储器。
另外，如下文将更详细地解释，处理器100进一步包含用作外围装置且耦合到总线106的一个或一个以上可配置逻辑单元(CLC)104。也就是说，可配置逻辑单元104可像其它外围装置一样寻址且为系统提供逻辑功能。如下文将更详细地论述，可配置逻辑单元104可编程以实施多种逻辑功能。举例来说，这些功能可包含“与”、“或”、“异或”功能以及D、JK及SR存储。
处理器100进一步包含一个或一个以上输入及/或输出116、118、120、122、124以及相关联端口驱动器、输入控制件114等。
在所图解说明的实施例中，可配置逻辑单元104接收来自外部引脚124、数字外围设备110的输入及来自处理器核心102的复位。举例来说，这些输入可包含互补波形产生器(CWG)源、数据信号调制器(DSM)源及直接数字合成(DDS)/计时器时钟输入。一般来说，输入可来自I/O引脚、寄存器位、其它外围设备及内部时钟。
另外，可配置逻辑单元104可将数字输出提供到模拟外围设备108、数字外围设备110及处理器核心102中的一者或一者以上。可将额外输出(例如转换速率、上拉三态阈值等)提供到端口驱动器112，而可将其它输出提供到外部引脚118。
因此，一般来说，可配置逻辑单元104可接收来自任何子系统(例如数字外围设备、I/O端口或内部状态位或复位信号)的输入，举例来说，包含振荡器输出、系统时钟等，且将输出提供到I/O引脚、外围设备、处理器核心中断、I/O端口控制功能、状态信号、系统时钟及甚至提供到其它可配置逻辑单元(未展示)。
如上所述，在一些实施例中，可配置逻辑单元104像其它外围装置一样寻址且可在运行时间配置。在一些实施例中，可配置逻辑单元104可使用一个或一个以上特殊功能寄存器(未展示)在运行时间配置。因此，可配置逻辑单元104完全集成到处理器地址及数据总线中。可基于应用的需要而静态地应用或实时地更新配置。
在一些实施例中，可配置逻辑单元104的配置可来自软件寄存器或非易失性存储器。在一些实施例中，可读取存储器且将数据传送到配置寄存器。在其它实施例中，存储器可经静态地连接以用于配置(如同在通用逻辑阵列/可编程逻辑阵列(GAL/PAL)中)。此外，在一些实施例中，在初始配置之后，软件可更新配置。
如此，在一些实施例中，将系统信号及I/O信号路由到可配置逻辑单元104，如图2中所展示。接着，可配置逻辑单元104执行所配置的逻辑并提供输出。特定来说，图2中展示包含处理器核心102、编程快闪存储器203及外围设备202的处理器100。编程快闪存储器203经由编程地址线/总线205及编程数据线/总线207耦合到处理器核心102。
在所图解说明的实例中，外围设备包含计时器202a、数据存储器202b、比较器202c及可配置逻辑单元104。所述外围设备通过数据地址线/总线206及数据线/总线204耦合到处理器核心102。可配置逻辑单元104可接收来自外围设备208或来自输入引脚124的其它个别输入。因此，软件及其它外围设备可将输入供应到可配置逻辑单元104。可配置逻辑单元104执行经配置逻辑运算且提供输出312。
如上所述，可配置逻辑单元实施一个或一个以上逻辑功能且可与处理器核心的状态无关地如此操作，例如当处理器核心处于睡眠或调试模式中时。如下文将更详细地论述，可配置逻辑单元包含可编程以实施多种功能(例如单门、多门、触发器等)的布尔逻辑。
更特定来说，图3图解说明根据一个实施例的可配置逻辑单元环境。可配置逻辑单元104接收来自多个选择器302的四个通道输入304LxOUT1、LxOUT2、LxOUT3及LxOUT4。到选择器302的输入可来自信号208及I/O 124。在一些实施例中，选择器为多路复用器及/或可配置门。举例来说，在一些实施例中，选择器302可将输入clc_in 208的数目从八个减少到四个304以驱动八个可选择单输出功能中的一者。在所图解说明的实例中，可配置逻辑单元104接收来自一个或一个以上控制寄存器315的控制输入LCMODE<2:0>314及LCEN 316。将可配置逻辑单元104的输出LxDATA与LCEN输入316进行“与”运算。将“与”门308的输出与来自控制寄存器315的控制信号LCPOL进行“异或”运算且接着作为CLCxOUT输出，下文更详细地解释所有这些。
如上所述，实施例允许可配置逻辑单元的实时配置。也就是说，通过可从微处理器存取的寄存器提供配置且可基于(举例来说)外部输入、一天中的时间、系统的温度、与其它事件的重合度或来自远程控制主机的命令更新配置。
图4A及图4B示意性地图解说明此操作。特定来说，展示包含处理器核心102及可配置逻辑单元104的处理器100。处理器100具有到处理器核心102的I/O输入406及到可配置逻辑核心104的一对输入124a、124b。可配置逻辑单元104输出到引脚412。
在操作中，I/O引脚406的状态可用以设定可配置逻辑核心功能。在所图解说明的实例中，当I/O输入406的逻辑状态为“0”时，处理器核心102向一个或一个以上寄存器(例如图3的LxMode寄存器314)写入以致使可配置逻辑单元104实施“与”功能402，使得引脚412上的输出为输入A 124a与B 124b的逻辑“与”(AB)。相比之下，当I/O输入406的逻辑状态为“1”时，处理器核心102向一个或一个以上寄存器写入以致使可配置逻辑单元104实施“或”功能404，使得引脚412上的输出为输入A 124a与B 124b的逻辑“或”(A+B)。如可了解，一旦功能被设定，可配置逻辑单元104即实施经配置功能，而不管处理器核心102的功能如何。
有利地，本发明的实施例的可配置逻辑单元104允许对软件的动态配置及直接存取，从而允许软件在系统正运行时重新配置个别门及反相器。也就是说，本发明的实施例的可配置逻辑单元允许在不需要微处理器接口的情况下对内部配置及信号路径的实时软件存取。
举例来说，如图5A中所展示，用于实施两个功能((A*B)+C)’与((A*B)’+C)’的微处理器接口的静态配置需要两个版本502、504，其包含“与”门506、510、“或非”门508、514及反相器512。
相比之下，图5B中展示用于实施所述功能的示范性可配置逻辑单元104。可配置逻辑单元104包含“与”门552、“异或”门554及“或非”门556。输入A及B提供到“与”门552，而输入C提供到“或非”门556。“与”门552的输出提供到“异或”门554，而“异或”门554将其输出提供到“或非”门556的输入。另外，直接软件(SW)输入558(例如，来自控制寄存器)提供到“异或”门554的输入。以此方式，使用单一电路实施电路502、504的两个功能且还允许直接软件控制。
图6A到6D中展示用于特定四输入可配置逻辑单元的示范性组合选项。更特定来说，在一些实施例中，LxMODE<2:0>配置寄存器314(图3)定义所述单元的逻辑模式。当LxMODE＝000时，可配置逻辑单元实施“与-或”功能。当LxMODE＝001时，所述单元实施“或-异或”功能。当LxMODE＝010时，所述单元实施“与”；当LxMODE＝011时，所述单元为RS锁存器。
对应地，可配置逻辑单元104可并入有多个状态逻辑功能。参考图7A到7D来展示这些功能。所述状态功能包含具有异步设定(S)及复位(R)的D触发器(图7A)及JK触发器(图7B)两者。输入通道1(LCOUT1)提供上升沿时钟。如果需要下降沿，那么可在通道逻辑(未展示)中使通道1(LCOUT1)反相。输入通道2(LCOUT2)及有时通道4(LCOUT4)将数据提供到寄存器或锁存器输入。
当LCMODE＝100时，所述单元实施具有S及R的单输入D触发器。当LCMODE＝101时，所述单元实施具有R的双输入D触发器。当LCMODE＝110时，所述单元实施具有R的JK触发器。当LCMODE＝111时，所述单元实施具有S及R的单输入透通锁存器(输出Q在LE为低时遵循D且在LE为高时保持状态)。
最后，图8图解说明根据本发明的实施例的JK触发器的实例性操作。特定来说，展示包含具有输入806、输出802及时钟804的JK触发器800的时钟门控实例。输出802为门控FCLK/2。
可根据图7B配置JK触发器，其中时钟为LCOUT1、J输入为LCOUT2且K输入(反相)为LCOUT4。如可看出，输出802始终包含整数个循环。应注意，可实施其它逻辑及状态功能。因此，所述图仅为示范性的。
虽然已图解说明用于移动计算装置的特定实施方案及硬件/软件配置，但应注意可能有其它实施方案及硬件配置且不需要特定实施方案或硬件/软件配置。因此，实施本文中所揭示的方法的移动计算装置可能并不需要所图解说明的所有组件。
如本文中所使用，无论在上文说明书中还是所附权利要求书中，术语“包括”、“包含”、“携载”、“具有”、“含有”、“涉及”及诸如此类应理解为开端型，即，意指包含但不限于。仅过渡性短语“由…组成”及“基本上由…组成”应分别视为排他性过渡性短语，如在美国专利局专利审查程序手册中关于权利要求书所陈述。
在权利要求书中对序数术语(例如“第一”、“第二”、“第三”等)的任何使用来修饰权利要求元素本身并非暗示一个权利要求元素相对于另一权利要求元素的任何优先级、优先顺序或次序或者执行方法的动作的时间次序。而是，除非另有具体说明，否则这些序数术语仅用作区分具有某一名称的一个权利要求元素与具有同一名称(除使用序数术语以外)的另一元素的标记。

Claims (15)

1.一种处理器，其包括：
中央处理单元(CPU)核心；
多个外围设备，所述多个外围设备包含一个或一个以上可配置逻辑单元外围设备，其中所述一个或一个以上可配置逻辑单元外围设备中的每一者包括相关联配置寄存器，且其中所述相关联配置寄存器中的多个位确定由逻辑功能块提供的相关联逻辑单元的逻辑功能，其中各逻辑功能块具有多个逻辑输入、单个逻辑输出以及与所述相关联配置寄存器的所述多个位耦合的模式控制输入。
2.根据权利要求1所述的处理器，其中所述可配置逻辑单元外围设备经配置以允许对所述CPU核心的内部配置及信号路径的实时软件存取。
3.根据权利要求1所述的处理器，所述逻辑功能块能够通过所述模式控制输入而被编程以作为以下中的一者而操作：D锁存器、触发器和多个预定布尔逻辑功能电路。
4.根据权利要求1所述的处理器，其中所述可配置逻辑单元外围设备经配置以在所述CPU核心处于睡眠或冻结状况时操作。
5.根据权利要求1所述的处理器，其中所述可配置逻辑单元外围设备可经由非易失性存储器配置。
6.根据权利要求5所述的处理器，其中读取所述非易失性存储器且将配置数据传送到配置寄存器以用于配置所述可配置逻辑单元外围设备。
7.根据权利要求1所述的处理器，其中在初始配置之后，所述可配置逻辑单元外围设备的所述配置可经由软件更新。
8.根据权利要求3所述的处理器，所述逻辑功能块能够经配置以形成：
第一“与”门，其具有与第一逻辑输入和第二逻辑输入耦合的两个输入，且具有输出；
第二“与”门，其具有与第三逻辑输入和第四逻辑输入耦合的两个输入，且具有输出；以及
“或”门，其具有与所述第一“与”门的所述输出和所述第二“与”门的所述输出耦合的两个输入，且具有形成所述逻辑功能块的所述逻辑输出的输出。
9.根据权利要求3所述的处理器，所述逻辑功能块能够经配置以形成：
第一“或”门，其具有与第一逻辑输入和第二逻辑输入耦合的两个输入，且具有输出；
第二“或”门，其具有与第三逻辑输入和第四逻辑输入耦合的两个输入，且具有输出；
“异或”门，其具有与所述第一“或”门的所述输出和所述第二“或”门的所述输出耦合的两个输入，且具有形成所述逻辑功能块的所述逻辑输出的输出。
10.根据权利要求3所述的处理器，所述逻辑功能块能够经配置以形成：
“与”门，其具有与第一、第二、第三、第四逻辑输入分别耦合的四个输入，以及形成所述逻辑功能块的所述逻辑输出的输出。
11.根据权利要求3所述的处理器，所述逻辑功能块包括四个逻辑输入以及单个逻辑输出，且经配置以形成D锁存器或触发器，所述逻辑功能块能够进一步经配置以：
在第一模式中，形成D触发器且
直接将第一逻辑输入与所述D触发器的设定输入耦合，
直接将第二逻辑输入与所述D触发器的数据输入耦合，
直接将第三逻辑输入与所述D触发器的时钟输入耦合，以及
直接将第四逻辑输入与所述D触发器的复位输入耦合，其中所述D触发器的输出形成所述逻辑功能块的所述逻辑输出；
在第二模式中，形成RS锁存器以及
第一“或”门，其具有与所述第一逻辑输入和所述第二逻辑输入耦合的两个输入以及与所述RS锁存器的设定输入耦合的输出；以及
第二“或”门，其具有与所述第三逻辑输入和所述第四逻辑输入耦合的两个输入以及与所述RS锁存器的复位输入耦合的输出；
在第三模式中，形成D触发器以及
第一“或”门，其具有与所述第一逻辑输入和所述第二逻辑输入耦合的两个输入以及与所述D触发器的数据输入耦合的输出；
直接将所述第三逻辑输入与所述D触发器的时钟输入耦合，以及
直接将所述第四逻辑输入与所述D触发器的复位输入耦合，其中所述D触发器的输出形成所述逻辑功能块的所述逻辑输出；
在第四模式中，形成D锁存器以及
直接将所述第一逻辑输入与所述D锁存器的设定输入耦合，
直接将所述第二逻辑输入与所述D锁存器的数据输入耦合，
直接将所述第三逻辑输入与所述D锁存器的锁存使能输入耦合，以及
直接将所述第四逻辑输入与所述D锁存器的复位输入耦合，其中所述D锁存器的输出形成所述逻辑功能块的所述逻辑输出；
以及在第五模式中，形成JK触发器以及
直接将所述第一逻辑输入与所述JK触发器的J输入耦合，
直接将所述第二逻辑输入与所述JK触发器的时钟输入耦合，
直接将所述第三逻辑输入与所述JK触发器的K输入耦合，以及
直接将所述第四逻辑输入与所述JK触发器的复位输入耦合，其中所述JK触发器的输出形成所述逻辑功能块的所述逻辑输出。
12.根据权利要求11所述的处理器，其中所述逻辑功能块能够进一步经配置以：
在第六模式中，形成：
第一“与”门，其具有与第一逻辑输入和第二逻辑输入耦合的两个输入，且具有输出；
第二“与”门，其具有与第三逻辑输入和第四逻辑输入耦合的两个输入，且具有输出；以及
“或”门，其具有与所述第一“与”门的所述输出和所述第二“与”门的所述输出耦合的两个输入，且具有形成所述逻辑功能块的所述逻辑输出的输出；
在第七模式中，形成：
第一“或”门，其具有与第一逻辑输入和第二逻辑输入耦合的两个输入，且具有输出；
第二“或”门，其具有与第三逻辑输入和第四逻辑输入耦合的两个输入，且具有输出；以及
“异或”门，其具有与所述第一“或”门的所述输出和所述第二“或”门的所述输出耦合的两个输入，且具有形成所述逻辑功能块的所述逻辑输出的输出；
以及在第八模式中，形成：
“与”门，其具有与第一、第二、第三、第四逻辑输入分别耦合的四个输入，以及形成所述逻辑功能块的所述逻辑输出的输出。
13.一种供在处理器系统中使用的方法，其包括：
在控制寄存器中设定一个或一个以上位；
使用所述控制寄存器中的所述一个或一个以上位来定义由可配置逻辑单元实施的功能，所述功能包括多个组合及逻辑功能状态，其中，取决于所述控制寄存器中的位设定，所述可配置逻辑单元经配置以执行由逻辑功能块提供的逻辑功能，其中所述逻辑功能块具有多个逻辑输入、单个逻辑输出以及用于配置所述功能的模式控制输入。
14.根据权利要求13所述的方法，其中所述逻辑功能块包括四个逻辑输入和单个逻辑输出，且能够经配置以形成D锁存器或触发器，其中所述方法进一步包括在所述控制寄存器中设定所述位以配置所述逻辑功能块，其中
在第一配置中，所述逻辑功能块形成D触发器且
直接将第一逻辑输入与所述D触发器的设定输入耦合，
直接将第二逻辑输入与所述D触发器的数据输入耦合，
直接将第三逻辑输入与所述D触发器的时钟输入耦合，以及
直接将第四逻辑输入与所述D触发器的复位输入耦合，其中所述D触发器的输出形成所述逻辑功能块的所述逻辑输出；
在第二配置中，所述逻辑功能块形成RS锁存器以及
第一“或”门，其具有与所述第一逻辑输入和所述第二逻辑输入耦合的两个输入以及与所述RS锁存器的设定输入耦合的输出；以及
第二“或”门，其具有与所述第三逻辑输入和所述第四逻辑输入耦合的两个输入以及与所述RS锁存器的复位输入耦合的输出；
在第三配置中，所述逻辑功能块形成D触发器以及
第一“或”门，其具有与所述第一逻辑输入和所述第二逻辑输入耦合的两个输入以及与所述D触发器的数据输入耦合的输出；
直接将所述第三逻辑输入与所述D触发器的时钟输入耦合，以及
直接将所述第四逻辑输入与所述D触发器的复位输入耦合，其中所述D触发器的输出形成所述逻辑功能块的所述逻辑输出；
在第四配置中，所述逻辑功能块形成D锁存器以及
直接将所述第一逻辑输入与所述D锁存器的设定输入耦合，
直接将所述第二逻辑输入与所述D锁存器的数据输入耦合，
直接将所述第三逻辑输入与所述D锁存器的锁存使能输入耦合，以及
直接将所述第四逻辑输入与所述D锁存器的复位输入耦合，其中所述D锁存器的输出形成所述逻辑功能块的所述逻辑输出；
在第五配置，所述逻辑功能块形成JK触发器以及
直接将所述第一逻辑输入与所述JK触发器的J输入耦合，
直接将所述第二逻辑输入与所述JK触发器的时钟输入耦合，
直接将所述第三逻辑输入与所述JK触发器的K输入耦合，以及
直接将所述第四逻辑输入与所述JK触发器的复位输入耦合，其中所述JK触发器的输出形成所述逻辑功能块的所述逻辑输出。
15.根据权利要求13所述的方法，其中所述逻辑功能块进一步经配置以
在第六模式中，形成：
第一“与”门，其具有与第一逻辑输入和第二逻辑输入耦合的两个输入，且具有输出；
第二“与”门，其具有与第三逻辑输入和第四逻辑输入耦合的两个输入，且具有输出；以及
“或”门，其具有与所述第一“与”门的所述输出和所述第二“与”门的所述输出耦合的两个输入，且具有形成所述逻辑功能块的所述逻辑输出的输出；
在第七模式中，形成：
第一“或”门，其具有与第一逻辑输入和第二逻辑输入耦合的两个输入，且具有输出；
第二“或”门，其具有与第三逻辑输入和第四逻辑输入耦合的两个输入，且具有输出；
“异或”门，其具有与所述第一“或”门的所述输出和所述第二“或”门的所述输出耦合的两个输入，且具有形成所述逻辑功能块的所述逻辑输出的输出；
以及在第八模式中，形成：
“与”门，其具有与第一、第二、第三、第四逻辑输入分别耦合的四个输入，以及形成所述逻辑功能块的所述逻辑输出的输出。
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