CN107291652A - 一种并行通信方法 - Google Patents
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Abstract
本发明公开了一种并行通信方法，用于并行通信的总线连接在一主机与一从机之间，该总线包括一地址数据总线、一读写选择线及一使能锁存线，通信时，主机通过控制使能锁存线的电平有效或无效，使从机进入或退出通信状态；主机通过控制所述读写选择线的电平高低，使从机获悉主机需要通过所述地址数据总线写数据或读数据；写数据时，主机改变所述读写选择线的电平，使从机获悉主机通过所述地址数据总线写数据完毕以输入主机输出的写数据；读数据时，主机改变所述读写选择线的电平，使从机获悉主机释放所述地址数据总线完毕以输出读数据给主机。采用该并行通信方法需要主机的引脚数较少、时序环节少、时序宽松且无逻辑冲突，满足用户需求。
Description
技术领域
本发明涉及数字电路系统通信领域，尤其涉及一种并行通信方法。
背景技术
近些年来，许多应用把主机(如MCU)与从机(如FPGA)配合起来成为最佳搭档。比如，MCU负责系统初始化、参数和端口配置等低速功能，FPGA负责数据处理、存取和传输等高速功能。那么此时MCU与FPGA之间的通信问题变得非常突出。FPGA属于可编程器件，引脚的功能允许任意定义，引脚数通常也足够多，而且，FPGA本质上是一种硬件，它能够实现严格的时序控制。因此，设计MCU与FPGA通信总线的关键点或者说瓶颈在于MCU的特性。现有的MCU由于把程序存储器和数据存储器集成到片内，已不需要再扩展外部存储器，因此几乎所有的MCU(尤其是低端MCU)都取消了传统的地址总线和数据总线，引脚I/O均为标准的外设接口，此做法大大提高了MCU的易用性、高效性和灵活性。但诸多的标准外设接口并没有一种是专门用于与FPGA进行互联的，因而通过控制普通I/O端口实现与FPGA通信成为最简单可行的方法。另外，由于高速、大容量的处理任务交给了FPGA独立完成，总线上并没有高负荷的数据吞吐。因此它对于速度和实时性的要求不高，主要考虑操作简单，易于实现。归纳起来，采用这种方法存在两个约束条件，第一，MCU主要用于控制，引脚是MCU最珍贵的资源之一，通常没有过多的引脚用于通信；第二，MCU用程序控制I/O口的方式来模拟总线时序，并非真正逻辑电路产生的并发时序，它不能严格控制信号间的时序匹配。
现有并行总线进行通信时存在或多或少的问题，现举三种常用的各种芯片级通信并行总线为例：1)如图5和图6所示的PC机ISA总线，其总线引脚数为30条，具体包括地址总线：A0-A15、数据总线：D0-D15、控制总线：CS#，RD#，WR#，其优点在于时序环节较少，缺点在于总线引脚数多；2)如图7和图8所示的MCS-51单片机总线，其总线引脚数为20条，具体包括地址/数据总线：AD0-AD15、控制总线：ALE，CS#，RD#，WR#，其优点在于总线引脚数相对较少，缺点在于时序环节多；3)如图9和图10所示的HCS12单片机MEBI总线，其总线引脚数为18条，具体包括地址/数据总线：AD0-AD15、控制总线：ECLK，R/W#，其优点在于总线引脚数最少，时序环节相对较少，缺点在于出现逻辑冲突(灰色部分)。
鉴于此，需要设计一种引脚数少、时序环节少、时序宽松且无逻辑冲突的并行通信方法。
发明内容
本发明所要解决的技术问题在于提供一种引脚数少、时序环节少、时序宽松且无逻辑冲突的并行通信方法。
为了解决上述技术问题，本发明公开了如下技术方案：一种并行通信方法，用于并行通信的总线连接在一主机与一从机之间，该总线包括一地址数据总线、一读写选择线及一使能锁存线，通信时，主机通过控制使能锁存线的电平有效或无效，使从机进入或退出通信状态；主机通过控制所述读写选择线的电平高低，使从机获悉主机需要通过所述地址数据总线写数据或读数据；写数据时，主机改变所述读写选择线的电平，使从机获悉主机通过所述地址数据总线写数据完毕以输入主机输出的写数据；读数据时，主机改变所述读写选择线的电平，使从机获悉主机释放所述地址数据总线完毕以输出读数据给主机。
进一步地，主机通过控制使能锁存线的电平有效或无效，使从机进入或退出通信状态；主机通过控制所述读写选择线的电平高低，使从机获悉主机需要通过所述地址数据总线写数据，写数据时，主机改变所述读写选择线的电平，使从机获悉主机通过所述地址数据总线写数据完毕以输入主机输出的写数据的具体步骤包括：
所述主机通过所述地址数据总线输出地址；
所述主机控制所述读写选择线的电平对应为写有效；
所述主机控制所述使能锁存线的电平有效，所述从机检测所述使能锁存线的电平有效时进入通信状态，所述从机采样所述主机输出的地址并识别所述读写选择线的电平以获悉所述主机需要写数据；
所述主机通过所述地址数据总线写入数据；
所述主机写数据完毕后改变所述读写选择线的电平，所述从机检测所述读写选择线的电平改变时，通过所述地址数据总线采样所述主机写入的数据；
所述主机控制所述使能锁存线的电平无效，所述从机检测所述使能锁存线的电平无效时，退出通信状态。
进一步地，主机通过控制使能锁存线的电平有效或无效，使从机进入或退出通信状态；主机通过控制所述读写选择线的电平高低，使从机获悉主机需要通过所述地址数据总线读数据，读数据时，主机改变所述读写选择线的电平，使从机获悉主机释放所述地址数据总线完毕以输出读数据给主机的具体步骤包括：
所述主机通过所述地址数据总线输出地址；
所述主机控制所述读写选择线的电平对应为读有效；
所述主机控制所述使能锁存线的电平有效，所述从机检测所述使能锁存线的电平有效时进入通信状态，所述从机采样所述主机输出的地址并识别所述读写选择线的电平以获悉所述主机需要读数据；
所述主机释放所述地址数据总线；
所述主机释放所述地址数据总线完毕后改变所述读写选择线的电平，所述从机检测所述读写选择线的电平改变时，通过所述地址数据总线输出数据；
所述主机读入所述从机输出的数据；
所述主机读入数据完毕后控制所述使能锁存线的电平无效，所述从机检测所述使能锁存线的电平无效时，释放所述地址数据总线并退出通信状态。
进一步地，所述主机通过控制使能锁存线的电平有效或无效，使从机进入或退出通信状态具体包括：
主机控制使能锁存线的电平为低电平有效，从机进入通信状态；
主机控制使能锁存线的电平为高电平无效，从机退出通信状态。
进一步地，所述主机通过控制所述读写选择线的电平高低，使从机获悉主机需要通过所述地址数据总线写数据或读数据具体包括：
主机控制所述读写选择线的电平为低电平时，从机获悉主机需要通过所述地址数据总线写数据；
主机控制所述读写选择线的电平为高电平时，从机获悉主机需要通过所述地址数据总线读数据。
进一步地，所述主机为一MCU、一DSP或一MPU。
进一步地，所述从机为一FPGA或一CPLD。
本发明的有益技术效果是：该并行通信方法中主机与从机之间通信的总线包括一地址数据总线及二控制总线，寻址空间一定时，该总线内总线的数目少于现有大部分总线，对应主机与从机上的引脚数也更少；且主机主动控制控制读写选择线及使能锁存线的电平，时序环节数更少，读写速度更快；通信时，主机通过控制读写选择线及使能锁存线的电平使从机获悉主机的动作需求，主机一一完成写数据或读数据动作，通信时无严格的时间要求，时序更为宽松，避免发生逻辑冲突。
附图说明
图1是本发明一实施例主机写数据的流程图；
图2是本发明一实施例主机读数据的流程图；
图3是本发明一实施例的写时序图；
图4是本发明一实施例的读时序图；
图5是现有技术中PC机ISA总线的写时序图；
图6是现有技术中PC机ISA总线的读时序图；
图7是现有技术中MCS-51单片机总线的写时序图；
图8是现有技术中MCS-51单片机总线的读时序图；
图9是现有技术中HCS12单片机MEBI总线的写时序图；
图10是现有技术中HCS12单片机MEBI总线的读时序图。
具体实施方式
为了更充分理解本发明的技术内容，下面结合示意图对本发明的技术方案进一步介绍和说明，但不局限于此。
如图1至图4所示，在本发明中，并行通信方法包括连接在一主机与一从机之间用于并行通信的总线，该总线包括一地址数据总线、一读写选择线及一使能锁存线。在本实施例中，主机的寻址空间为64KB，总线中设有16条地址数据总线，1条读写选择线及1条使能锁存线，通过这18条线连接主机与从机即可完成通信，其总线数目与现有技术中的HCS12单片机MEBI总线相同，但其少于现有技术中的PC机ISA总线及MCS-51单片机总线的数目，可有效节省主机的引脚数。另外，使能锁存线包括使能与锁存两个功能，其中，使能功能用以使主机与从机之间建立通信；锁存功能用以使从机对主机输出的地址进行采样，以完成数据传输。
通信时，主机通过控制使能锁存线的电平有效或无效，使从机进入或退出通信状态；主机通过控制读写选择线的电平高低，使从机获悉主机需要通过地址数据总线写数据或读数据；写数据时，主机改变读写选择线的电平，使从机获悉主机通过地址数据总线写数据完毕以输入主机输出的写数据；读数据时，主机改变读写选择线的电平，使从机获悉主机释放地址数据总线完毕以输出读数据给主机。由于并行通信时，主机向从机传输地址及数据，而从机只能向主机传输数据，写数据时，地址与数据的方向都是从主机流向从机，两者信号方向一致；读数据时，地址的方向是从主机流向从机，而数据的方向是从从机流向主机的，两者信号方向不一致，此时容易出现主机输出地址的同时从机正向主机输出数据，如此造成主机和从机抢占地址/数据总线而产生逻辑冲突。为了避免此逻辑冲突，在本发明中，通过主机控制读写选择线及使能锁存线的电平，从机检测读写选择线及使能锁存线的电平获悉主机的动作需求，使得主机与从机之间通信通畅，避免产生逻辑冲突。
在本发明中，主机与从机进行通信包括写数据和读数据两个不同的过程。如图1所示，主机需要通过地址数据总线写数据时，主机与从机之间的通信方法步骤如下：
S100，主机通过地址数据总线输出地址；
S101，主机控制读写选择线的电平对应为写有效；
S102，主机控制使能锁存线的电平有效，从机检测使能锁存线的电平有效时进入通信状态，从机采样主机输出的地址并识别读写选择线的电平以获悉主机需要写数据；
S103，主机通过地址数据总线写入数据；
S104，主机写数据完毕后改变读写选择线的电平，从机检测读写选择线的电平改变时，通过地址数据总线采样主机写入的数据；
S105，主机控制使能锁存线的电平无效，从机检测使能锁存线的电平无效时，退出通信状态。
如图2所示，主机需要通过地址数据总线读数据时，主机与从机之间的通信方法步骤如下：
S200，主机通过地址数据总线输出地址；
S201，主机控制读写选择线的电平对应为读有效；
S202，主机控制使能锁存线的电平有效，从机检测使能锁存线的电平有效时进入通信状态，从机采样主机输出的地址并识别读写选择线的电平以获悉主机需要读数据；
S203，主机释放地址数据总线；
S204，主机释放地址数据总线完毕后改变读写选择线的电平，从机检测读写选择线的电平改变时，通过地址数据总线输出数据；
S205，主机读入从机输出的数据；
S206，主机读入数据完毕后控制使能锁存线的电平无效，从机检测使能锁存线的电平无效时，释放地址数据总线并退出通信状态。
其中，读写选择线及使能锁存线的电平输出均由主机控制，从机通过检测读写选择线及使能锁存线的电平来判断获悉主机的动作，以配合主机完成通信，有效地避免出现双方抢占地址数据总线而造成的逻辑冲突，通信更加畅通。
在其他一些实施例中，主机通过地址数据总线写数据时，可对步骤S100与步骤S101的顺序进行调换，亦可完成主机写数据的动作；主机通过地址数据总线读数据时，可对步骤S200与步骤S201的顺序进行调换，此调换不影响主机与从机之间的通信。
实际工作时，可通过主机与从机之间的读写时序图来详细了解它们之间的通信过程。如图3和图4所示，在本实施例中，主机选用MCU实现，从机选用FPGA实现，读写选择线用符号RW表示，使能锁存线用符号BE#表示，输出地址用A表示，数据用D表示，主机写数据时对应为低电平有效，读数据时对应为高电平有效，使能锁存线为低电平有效，如图3所示，写时序的具体实施步骤包括：
时刻T1，MCU输出地址A；
时刻T2，MCU置低RW；
时刻T3，MCU置低BE#，此时FPGA检测到BE#下降沿，锁存地址A和RW，并识别RW＝0，为写动作；
时刻T4，MCU写数据D；
时刻T5，MCU置高RW，此时FPGA检测到RW上升沿，采样数据D；
时刻T6，MCU置高BE#，FPGA当检测到BE#高电平，表明时序结束。
其中，MCU置低RW，此时RW为低电平，即主机控制读写选择线的电平为低电平，从机获悉主机需要通过地址数据总线写数据；MCU置低BE#，此时BE#为低电平，即主机控制使能锁存线的电平为低电平有效，从机进入通信状态；MCU置高RW，此时RW为高电平，即主机写数据完毕；MCU置低BE#，此时BE#为低电平，即主机控制使能锁存线的电平为高电平无效，从机退出通信状态。
如图4所示，读时序的具体实施步骤包括：
时刻T1，MCU输出地址A；
时刻T2，MCU置高RW；
时刻T3，MCU置低BE#，此时FPGA检测到BE#下降沿，锁存地址A和RW，并识别RW＝1，为读动作；
时刻T4，MCU释放地址/数据总线，即置为三态；
时刻T5，MCU置低RW，此时FPGA检测到RW下降沿，输出数据D；
时刻T6，MCU读数据D；
时刻T7，MCU置高BE#，FPGA当检测到BE#高电平，释放地址/数据总线，时序结束。
其中，MCU置高RW，此时RW为高电平，即主机控制读写选择线的电平为高电平，从机获悉主机需要通过地址数据总线读数据；MCU置高BE#，此时BE#为高电平，即主机控制使能锁存线的电平为低电平有效，从机进入通信状态；MCU置低RW，此时RW为低电平，即释放地址数据总线完毕；MCU置低BE#，此时BE#为低电平，即主机控制使能锁存线的电平为高电平无效，从机退出通信状态。
在其他一些优选的实施例中，可根据实际需要设定读写选择线的电平高低所对应的动作及使能锁存线的电平有效性，如可设计为：主机控制读写选择线的电平为高电平时，从机获悉主机需要通过地址数据总线写数据；主机控制读写选择线的电平为低电平时，从机获悉主机需要通过地址数据总线读数据。主机控制使能锁存线的电平为高电平有效，从机进入通信状态；主机控制使能锁存线的电平为低电平无效，从机退出通信状态。
本实施例通过主机控制读写选择线及使能锁存线的方法来模拟产生总线时序，使得主机与从机之间完成通信，通信时无严格的时间要求，时序宽松，且主机可以最快的速度完成电平控制及读写数据动作，且地址数据总线复用时采用了锁存地址的方法，时序环节少，读写速度快。
另外，在其他一些优选的实施例中，主机还可以采用DSP、MPU等控制器件，从机还可采用CPLD等。
本发明的方案中，该并行通信方法中的总线包括有地址数据总线、读写选择线及使能锁存线，寻址空间一定时，其总线数目少于现有大部分总线，节约了主机与从机的引脚资源；且主机可以最快的速度完成电平控制及读写数据的动作，且地址数据总线复用时采用了锁存地址的方法，时序环节较少，读写速度快，有利于数据传输；另外，主机控制读写选择线及使能锁存线的电平，从机通过检测读写选择线及使能锁存线的电平以获悉主机的动作需求，有利于通信的有序进行，主机一一完成写数据或读数据动作，通信时无严格的时间要求，时序更为宽松，避免逻辑冲突的发生。
上述优选实施方式应视为本申请方案实施方式的举例说明，凡与本申请方案雷同、近似或以此为基础作出的技术推演、替换、改进等，均应视为本专利的保护范围。
Claims (7)
1.一种并行通信方法，其特征在于，用于并行通信的总线连接在一主机与一从机之间，该总线包括一地址数据总线、一读写选择线及一使能锁存线，通信时，主机通过控制使能锁存线的电平有效或无效，使从机进入或退出通信状态；主机通过控制所述读写选择线的电平高低，使从机获悉主机需要通过所述地址数据总线写数据或读数据；写数据时，主机改变所述读写选择线的电平，使从机获悉主机通过所述地址数据总线写数据完毕以输入主机输出的写数据；读数据时，主机改变所述读写选择线的电平，使从机获悉主机释放所述地址数据总线完毕以输出读数据给主机。
2.根据权利要求1所述的并行通信方法，其特征在于，主机通过控制使能锁存线的电平有效或无效，使从机进入或退出通信状态；主机通过控制所述读写选择线的电平高低，使从机获悉主机需要通过所述地址数据总线写数据，写数据时，主机改变所述读写选择线的电平，使从机获悉主机通过所述地址数据总线写数据完毕以输入主机输出的写数据的具体步骤包括：
所述主机通过所述地址数据总线输出地址；
所述主机控制所述读写选择线的电平对应为写有效；
所述主机控制所述使能锁存线的电平有效，所述从机检测所述使能锁存线的电平有效时进入通信状态，所述从机采样所述主机输出的地址并识别所述读写选择线的电平以获悉所述主机需要写数据；
所述主机通过所述地址数据总线写入数据；
所述主机写数据完毕后改变所述读写选择线的电平，所述从机检测所述读写选择线的电平改变时，通过所述地址数据总线采样所述主机写入的数据；
所述主机控制所述使能锁存线的电平无效，所述从机检测所述使能锁存线的电平无效时，退出通信状态。
3.根据权利要求1所述的并行通信方法，其特征在于，主机通过控制使能锁存线的电平有效或无效，使从机进入或退出通信状态；主机通过控制所述读写选择线的电平高低，使从机获悉主机需要通过所述地址数据总线读数据，读数据时，主机改变所述读写选择线的电平，使从机获悉主机释放所述地址数据总线完毕以输出读数据给主机的具体步骤包括：
所述主机通过所述地址数据总线输出地址；
所述主机控制所述读写选择线的电平对应为读有效；
所述主机控制所述使能锁存线的电平有效，所述从机检测所述使能锁存线的电平有效时进入通信状态，所述从机采样所述主机输出的地址并识别所述读写选择线的电平以获悉所述主机需要读数据；
所述主机释放所述地址数据总线；
所述主机释放所述地址数据总线完毕后改变所述读写选择线的电平，所述从机检测所述读写选择线的电平改变时，通过所述地址数据总线输出数据；
所述主机读入所述从机输出的数据；
所述主机读入数据完毕后控制所述使能锁存线的电平无效，所述从机检测所述使能锁存线的电平无效时，释放所述地址数据总线并退出通信状态。
4.根据权利要求1所述的并行通信方法，其特征在于，所述主机通过控制使能锁存线的电平有效或无效，使从机进入或退出通信状态具体包括：
主机控制使能锁存线的电平为低电平有效，从机进入通信状态；
主机控制使能锁存线的电平为高电平无效，从机退出通信状态。
5.根据权利要求1所述的并行通信方法，其特征在于，所述主机通过控制所述读写选择线的电平高低，使从机获悉主机需要通过所述地址数据总线写数据或读数据具体包括：
主机控制所述读写选择线的电平为低电平时，从机获悉主机需要通过所述地址数据总线写数据；
主机控制所述读写选择线的电平为高电平时，从机获悉主机需要通过所述地址数据总线读数据。
6.根据权利要求1所述的并行通信方法，其特征在于，所述主机为一MCU、一DSP或一MPU。
7.根据权利要求1所述的并行通信方法，其特征在于，所述从机为一FPGA或一CPLD。
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| CN108008668A (zh) * | 2017-11-04 | 2018-05-08 | 国网江西省电力公司电力科学研究院 | 一种基于dsp-fpga的大规模并行数据采样控制时序的方法 |
| CN115129653A (zh) * | 2022-08-25 | 2022-09-30 | 中国电子科技集团公司第五十八研究所 | 一种基于hpi的fpga与dsp通信系统 |
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