CN104407996B - 数据总线宽度不相等的双口ram读写与仲裁控制器 - Google Patents

Abstract

一种数据总线宽度不相等的双口RAM读写与仲裁控制器，包括双口RAM、A读写端口控制模块、A读写端口低n位与B读写端口仲裁模块和A读写端口高n位与B读写端口仲裁模块；应用FPGA设计该控制器硬连接电路，分为n位A读写端口和2n位B读写端口；A读写端口控制模块分时两次完成2n位数据的访问，提高A读写端口的读写速度，减小了电路规模；A读写端口低n位与B读写端口读写仲裁模块和A读写端口高n位与B读写端口读写仲裁模块设置A读写端口为高优先级，两个读写端口地址值相等时，A读写端口低n位正在执行读或写操作，发送忙信号BusyB_1，A读写端口执行高n位的读或写操作，发送忙信号BusyB_2，提高了仲裁性能。

Description

数据总线宽度不相等的双口RAM读写与仲裁控制器

技术领域

本发明涉及一种数据总线宽度不相等的双口RAM读写与仲裁控制器，尤其涉及一种基于FPGA并行处理的特点，应用FPGA设计硬连接电路组成的数据总线宽度不相等的双口RAM读写与仲裁控制器。

背景技术

双口RAM是一个具有仲裁功能的两个读写端口的存储器，两个端口具有完全独立的数据总线、地址总线和读写控制线，并允许两个端口同时对双口RAM进行随机性的访问，其特点是对数据的存储共享和两个端口同时对同一地址存储单元的读写访问的仲裁；目前双口RAM芯片的数据总线宽度通常为16或8位，两个端口的数据和地址的宽度都相等；对于数据总线宽度相差2倍的两个微处理器应用系统通过双口RAM实现数据交换，需要选用2片双口RAM芯片，仲裁是针对数据宽度相等的双口RAM的读写访问仲裁，数据总线宽度窄的微处理器应用系统与双口RAM芯片的一个读写端口连接需要增加相应的数据接口电路，其技术方案通常是增加4个锁存器，写入双口RAM的数据时，首先分时写入低位数据和高位数据到2个写入锁存器予以锁存组成2倍宽度的数据，然后再将2个写入锁存器的数据写入双口RAM，读出双口RAM的数据时，首先分时读入低位数据和高位数据到2个读入锁存器予以锁存，然后再按照低位数据和高位数据分时读入微处理器，这样访问一次双口RAM需要进行三次或四次分时操作；另一方面，双口RAM芯片的容量是固定的，而在实际应用中会出现存储容量资源浪费的情况；应用FPGA双口RAM的IP核，可以选用具有仲裁功能或无有仲裁功能的双口RAM的IP核，其数据宽度和存储容量可以根据需要重构确定，但两个端口的数据和地址的宽度也是相等的，对于数据总线宽度相差2倍的两个微处理器应用系统通过双口RAM实现数据交换，能够解决存储容量资源浪费的问题，但同样也会出现上述访问双口RAM需要进行三次或四次分时操作，数据总线宽度窄的微处理器与双口RAM芯片的一个读写端口连接也需要增加相应的数据接口电路的问题。

发明内容

本发明的目的在于应用FPGA设计硬连接电路，提供一种能够实现并行处理的“数据总线宽度不相等的双口RAM读写与仲裁控制器”；该控制器能够实现数据总线宽度不相等的双口RAM的两个读写端口同时对不同存储单元的随机读写访问，同时对同一存储单元的读操作；该控制器根据A读写端口连接的n位系统的地址总线的最低位ABA[0]的状态确定是对低n位双口RAM还是高n位双口RAM进行读或写操作，达到分时两次就完成读或写低n位和高n位存储单元的目的，B读写端口一次完成2n位存储单元的读写操作；以解决上述已有技术存在的问题：即：访问数据总线宽度不相等的双口RAM需要进行三次或四次分时操作，数据总线宽度窄的微处理器与双口RAM芯片的一个读写端口连接也需要增加相应的数据接口电路的问题。

解决上述技术问题的技术方案是： 一种数据总线宽度不相等的双口RAM读写与仲裁控制器，包括双口RAM、A读写端口控制模块、A读写端口低n位与B读写端口仲裁模块和A读写端口高n位与B读写端口仲裁模块；

所述数据总线宽度不相等的双口RAM读写与仲裁控制器具有n位A读写端口和2n位B读写端口，n位A读写端口以下称为A读写端口，2n位B读写端口称为B读写端口；A读写端口与n位系统的总线连接，B读写端口与2n位系统的总线连接；

所述双口RAM分别与A读写端口控制模块、A读写端口低n位与B读写端口仲裁模块和A读写端口高n位与B读写端口仲裁模块连接；

所述A读写端口控制模块还和A读写端口低n位与B读写端口仲裁模块和A读写端口高n位与B读写端口仲裁模块连接；

所述A读写端口低n位与B读写端口仲裁模块还和A读写端口高n位与B读写端口仲裁模块连接；

所述双口RAM包括低n位双口RAM和高n位双口RAM，双口RAM具有A端口和B端口；A读写端口分时两次完成所述双口RAM的A端口的1个存储单元的2n位数据的读或写，先低n位数据的读或写，后高n位数据的读或写；B读写端口一次完成所述双口RAM的B端口的1个存储单元的2n位数据的读或写；

所述低n位双口RAM的A端口写信号WRA_1输入端和A读写端口低n位与B读写端口仲裁模块连接；A端口读信号RDA_1输入端和A读写端口低n位与B读写端口仲裁模块连接；低n位双口RAM的片选使能信号CA1输入端与A读写端口控制模块连接；低n位DBA数据端与A读写端口控制模块连接；ABA[m:1]地址输入端与n位系统地址总线ABA[m:0] 的第m根到第1根地址线连接；

所述高n位双口RAM的A端口写信号WRA_1输入端和A读写端口低n位与B读写端口仲裁模块连接；A端口读信号RDA_1输入端和A读写端口低n位与B读写端口仲裁模块连接；高n位双口RAM的片选使能信号CA2输入端与A读写端口控制模块连接；高n位DBA数据端与A读写端口控制模块连接；ABA[m:1]地址输入端与n位系统地址总线ABA[m:0] 的第m根到第1根地址线连接；

所述低n位双口RAM的B端口写信号WRB_1输入端和A读写端口高n位与B读写端口仲裁模块连接；B端口读信号RDB_1输入端和A读写端口高n位与B读写端口仲裁模块连接；低n位双口RAM的片选使能信号CB输入端与2n位系统总线片选使能信号CB线连接；低n位DBB[n-1:0]数据端与2n位系统数据总线DBB[2n-1:0]的第n-1根到第0根的DBB[n-1:0]数据线连接；ABB[m-1:0]地址输入端与2n位系统地址总线ABB[m-1:0]连接；

所述高n位双口RAM的B端口写信号WRB_1输入端和A读写端口高n位与B读写端口仲裁模块连接；B端口读信号RDB_1输入端和A读写端口高n位与B读写端口仲裁模块连接；高n位双口RAM的片选使能信号CB输入端与2n位系统总线片选使能信号CB线连接；高n位DBB[2n-1:n]数据端与2n位系统数据总线DBB[2n-1:0]的第2n-1根到第n根的DBB[2n-1:n]数据线连接；ABB[m-1:0]地址输入端与2n位系统地址总线ABB[m-1:0]连接；

所述A读写端口控制模块根据n位系统地址总线的最低位ABA[0]地址线的状态确定是对低n位双口RAM的A端口还是高n位双口RAM的A端口进行读或写操作控制；

所述A读写端口低n位与B读写端口仲裁模块根据n位系统地址总线ABA[m:1]的地址值和2n位系统地址总线ABB[m-1:0]的地址值是否相等，如果相等，继续进行已在执行的读写操作，封锁待执行的读写操作，并发送忙信号；如果相等且A读写端口低n位与B读写端口的读或写信号同时发生或A读写端口低n位正在执行读或写操作，则A读写端口低n位执行读写操作，封锁B读写端口的读写操作，并发送B读写端口忙信号BusyB_11；如果相等且B读写端口正在执行读或写操作，则B读写端口低n位执行读写操作，封锁A读写端口的读写操作，并发送A读写端口忙信号BusyA；

所述A读写端口高n位与B读写端口仲裁模块在n位系统地址总线ABA[m:1]的地址值和2n位系统地址总线ABB[m-1:0]的地址值相等时，A读写端口高n位读或写信号有效时，执行A读写端口高n位的读写操作，封锁B读写端口的读写操作，发送B读写端口忙信号BusyB_1和B读写端口忙信号BusyB_2；

所述A读写端口低n位与B读写端口仲裁模块和A读写端口高n位与B读写端口仲裁模块对A读写端口和B读写端口对同一存储单元的读操作不进行仲裁；

上述m、n的取值范围是：n为8、16、32或64，m为2的任意整数的幂次方。

其进一步技术方案是：所述A读写端口控制模块包括非门Ⅰ、或门Ⅰ、或门Ⅱ、或门Ⅲ、ｎ位双向三态门组Ⅰ、或门Ⅳ、或门Ⅴ、或门Ⅵ、ｎ位双向三态门组Ⅱ；非门Ⅰ的输入端与n位系统地址总线的最低位ABA[0]地址线连接，输出端和或门Ⅰ的输入端连接；

或门Ⅰ的另一个输入端与n位系统总线的A读写端口片选使能信号CA线连接，输出端分别和或门Ⅱ的一个输入端、或门Ⅲ的一个输入端、高n位双口RAM的片选使能信号CA2输入端连接；

或门Ⅱ的另一个输入端与n位系统总线的A读写端口写信号WRA线连接，输出端分别与ｎ位双向三态门组Ⅰ的一个输入端、A读写端口高n位与B读写端口仲裁模块的A端口高n位写信号WRA_21输入端连接；

或门Ⅲ的另一个输入端与n位系统总线的A读写端口读信号RDA线连接，输出端分别与ｎ位双向三态门组Ⅰ的另一个输入端、A读写端口高n位与B读写端口仲裁模块的A端口高n位读信号RDA_21输入端连接；

ｎ位双向三态门组Ⅰ的第三个输入端与n位系统数据总线DBA[n-1:0]连接，输出端与高n位双口RAM的高n位DBA数据端连接；

或门Ⅳ的两个输入端分别与n位系统地址总线的最低位ABA[0]地址线、A读写端口片选使能信号CA线连接，输出端分别和或门Ⅴ的一个输入端、或门Ⅵ的一个输入端、低n位双口RAM的片选使能信号CA1输入端连接；

或门Ⅴ的另一个输入端与n位系统总线的A读写端口写信号WRA线连接，输出端分别与ｎ位双向三态门组Ⅱ的一个输入端、A读写端口低n位与B读写端口仲裁模块的A端口低n位写信号WRA_11输入端连接；

或门Ⅵ的另一个输入端与n位系统总线的A读写端口读信号RDA线连接，输出端分别与ｎ位双向三态门组Ⅱ的另一个输入端、A读写端口低n位与B读写端口仲裁模块的A端口低n位读信号RDA_11输入端连接；

ｎ位双向三态门组Ⅱ的第三个输入端与n位系统数据总线DBA[n-1:0]连接，输出端与低n位双口RAM的低n位DBA数据端连接；

上述n的取值范围是：n为8、16、32或64。

其更进一步技术方案是：所述A读写端口低n位与B读写端口仲裁模块包括或门Ⅶ、地址比较器、与门Ⅰ、判优与仲裁电路Ⅰ、判优与仲裁电路Ⅱ、或门Ⅷ、或门Ⅸ、与门Ⅱ、与门Ⅲ、或门Ⅹ、或门Ⅺ、与非门Ⅰ、或门Ⅻ、非门Ⅱ、或门ⅩⅢ；或门Ⅶ的两个输入端分别与n位系统总线的A读写端口片选使能信号CA线、B读写端口片选使能信号CB线连接，输出端与地址比较器的一个输入端连接；

地址比较器的另两个输入端分别与n位系统地址总线ABA[m:1]、2n位系统地址总线ABB[m-1:0]连接；地址值相等AE输出端分别与判优与仲裁电路Ⅰ的设置与控制信号SC1输入端、或门Ⅷ的一个输入端、或门Ⅸ的一输入端、判优与仲裁电路Ⅱ的设置与控制信号SC2输入端连接；

与门Ⅰ的两个输入端分别与2n位系统总线的B读写端口读信号RDB线和B读写端口写信号WRB线连接，输出端与判优与仲裁电路Ⅰ的低优先权位信息L1输入端连接；

所述判优与仲裁电路Ⅰ包括非门Ⅳ、与非门Ⅳ、非门Ⅴ、或非门Ⅰ、或非门Ⅱ、或门ⅩⅧ、非门Ⅵ、非门Ⅶ；所述判优与仲裁电路Ⅰ的高优先权位信息H1输入端与 A读写端口控制模块的或门Ⅴ的A端口低n位写信号WRA_11输出端连接，Q1输出端和或门Ⅷ的一个输入端连接，输出端分别和与门Ⅱ的一个输入端、或门Ⅺ的一个输入端连接；

非门Ⅳ的输入端与判优与仲裁电路Ⅰ的设置与控制信号SC1输入端连接，输出端和与非门Ⅳ的一个输入端连接；

与非门Ⅳ另两个输入端分别与判优与仲裁电路Ⅰ的高优先权位信息H1输入端、低优先权位信息L1输入端连接，输出端和非门Ⅴ输入端连接；

非门Ⅴ的输出端和或门ⅩⅧ的一个输入端连接；

或非门Ⅰ的三个输入端分别与判优与仲裁电路Ⅰ的高优先权位信息H1输入端、设置与控制信号SC1输入端和或非门Ⅱ的输出端连接，输出端和或门ⅩⅧ的另一个输入端连接；

或非门Ⅱ的三个输入端分别与判优与仲裁电路Ⅰ的设置与控制信号SC1输入端、低优先权位信息L1输入端和或门ⅩⅧ的输出端连接，输出端还和非门Ⅶ的输入端连接；

或门ⅩⅧ的第三个输入端与判优与仲裁电路Ⅰ的设置与控制信号SC1输入端连接，输出端还和非门Ⅵ的输入端连接；

非门Ⅵ的输出端与判优与仲裁电路Ⅰ的Q1输出端连接；

非门Ⅶ的输出端与判优与仲裁电路Ⅰ的输出端连接；

所述判优与仲裁电路Ⅱ与判优与仲裁电路Ⅰ的电路结构相同，包括非门Ⅷ、与非门Ⅴ、非门Ⅸ、或非门Ⅲ、或非门Ⅳ、或门ⅩⅨ、非门Ⅹ、非门Ⅺ；所述判优与仲裁电路Ⅱ的高优先权位信息H2输入端与A读写端口控制模块的或门Ⅵ的A端口低n位读信号RDA_11输出端连接，低优先权位信息L2输入端与2n位系统总线的B读写端口写信号WRB线连接；Q2输出端和或门Ⅸ的另一个输入端连接，输出端和与门Ⅱ的一个输入端连接；

非门Ⅷ的输入端与判优与仲裁电路Ⅱ的设置与控制信号SC2输入端连接，输出端和与非门Ⅴ的一个输入端连接；

与非门Ⅴ另两个输入端分别与判优与仲裁电路Ⅱ的高优先权位信息H2输入端、低优先权位信息L2输入端连接，输出端和非门Ⅸ输入端连接；

非门Ⅸ的输出端和或门ⅩⅨ的一个输入端连接；

或非门Ⅲ的三个输入端分别与判优与仲裁电路Ⅱ的高优先权位信息H2输入端、设置与控制信号SC2输入端和或非门Ⅳ的输出端连接，输出端和或门ⅩⅨ的另一个输入端连接；

或非门Ⅳ的三个输入端分别与判优与仲裁电路Ⅱ的设置与控制信号SC2输入端、低优先权位信息L2输入端和或门ⅩⅨ的输出端连接，输出端还和非门Ⅺ的输入端连接；

或门ⅩⅨ的第三个输入端与判优与仲裁电路Ⅱ的设置与控制信号SC2输入端连接，输出端还和非门Ⅹ的输入端连接；

非门Ⅹ的输出端与判优与仲裁电路Ⅱ的Q2输出端连接；

非门Ⅺ的输出端与判优与仲裁电路Ⅱ的输出端连接；

或门Ⅷ的第三个输入端与A读写端口控制模块的或门Ⅵ的A端口低n位写信号WRA_11输出端连接，输出端分别和与门Ⅲ的一个输入端、A读写端口高n位与B读写端口仲裁模块的封锁B端口读写信号BlockB WR_1输入端连接；

或门Ⅸ的第三个输入端与A读写端口控制模块的或门Ⅵ的A端口低n位读信号RDA_11输出端连接，输出端和与门Ⅲ的另一个输入端、A读写端口高n位与B读写端口仲裁模块的封锁B端口写信号BlockB W_1输入端连接；

与门Ⅱ的输出端分别和或门Ⅹ的一个输入端、n位系统总线的A读写端口忙信号BusyA线连接；

与门Ⅲ的输出端与A读写端口高n位与B读写端口仲裁模块的B读写端口忙信号BusyB_11输入端连接；

或门Ⅹ的另一个输入端与2n位系统总线的B读写端口写信号WRB线连接，输出端分别和与非门Ⅰ的一个输入端、非门Ⅱ的输入端连接；

或门Ⅺ的另一个输入端与2n位系统总线的B读写端口读信号RDB线连接，输出端和与非门Ⅰ的另一个输入端连接；

与非门Ⅰ的输出端和或门Ⅻ的一个输入端连接；

或门Ⅻ的另一输入端与n位系统总线的A读写端口读信号RDA线连接，输出端与低n位双口RAM的A端口读信号RDA_1输入端连接；

非门Ⅱ的输出端和或门ⅩⅢ的一个输入端连接；

或门ⅩⅢ的另一个输入端与n位系统总线的A读写端口写信号WRA线连接，输出端与低n位双口RAM的A端口写信号WRA_1输入端连接；

上述m、n的取值范围是：n为8、16、32或64，m为2的任意整数的幂次方。

其又更进一步技术方案是：所述A读写端口高n位与B读写端口仲裁模块包括或门ⅩⅣ、或门ⅩⅤ、与门Ⅳ、非门Ⅲ、与门Ⅴ、D触发器、与门Ⅵ、与非门Ⅱ、或门ⅩⅥ、与非门Ⅲ、或门ⅩⅦ；或门ⅩⅣ的两个输入端分别与A读写端口低n位与B读写端口仲裁模块的地址比较器的地址值相等AE输出端和A读写端口控制模块的或门Ⅱ的A端口高n位写信号WRA_21输出端连接，输出端和与门Ⅳ的一个输入端、与非门Ⅱ的一个输入端连接；

或门ⅩⅤ两个输入端分别与A读写端口低n位与B读写端口仲裁模块的地址比较器的地址值相等AE输出端和A读写端口控制模块的或门Ⅲ的A端口高n位读信号RDA_21输出端连接，输出端和与门Ⅳ的另一个输入端、与非门Ⅲ的一个输入端连接；

与门Ⅳ的输出端分别和非门Ⅲ的输入端和2n位系统总线的B读写端口忙信号BusyB_2信号线连接；

非门Ⅲ的输出端和与门Ⅴ的一个输入端连接；

与门Ⅴ的另一个输入端与A读写端口低n位和B读写端口仲裁模块的与门Ⅲ的B读写端口忙信号BusyB_11输出端连接，输出端与D触发器的CP信号输入端连接；

D触发器的D输入端与A读写端口低n位和B读写端口仲裁模块的与门Ⅲ的B读写端口忙信号BusyB_11输出端连接，Q输出端和与门Ⅵ的一个输入端连接；

与门Ⅵ的另一个输入端与A读写端口低n位与B读写端口仲裁模块的与门Ⅲ的B读写端口忙信号BusyB_11输出端连接，输出端与2n位系统总线的B读写端口忙信号BusyB_1线连接；

与非门Ⅱ的另一个输入端与A读写端口低n位与B读写端口仲裁模块的或门Ⅷ的封锁B端口读写信号BlockB WR_1输出端连接，输出端和或门ⅩⅥ的一个输入端连接；

或门ⅩⅥ的另一个输入端与2n位系统总线的B读写端口读信号RDB线连接，输出端与双口RAM的B端口读信号RDB_1输入端连接；

与非门Ⅲ的另外两个输入端分别与A读写端口低n位与B读写端口仲裁模块的或门Ⅷ的封锁B端口读写信号BlockB WR_1输出端和或门Ⅸ的封锁B端口写信号BlockB W_1输出端连接，输出端和或门ⅩⅦ的一个输入端连接；

或门ⅩⅦ的另一个输入端与2n位系统总线的B读写端口写信号WRB线连接，输出端与双口RAM的B端口写信号WRB_1输入端连接；

上述m、n的取值范围是：n为8、16、32或64，m为2的任意整数的幂次方；

上述n位系统可以是n位微处理器应用系统或FPGA的n位应用系统；

上述2n位系统可以是2n位微处理器应用系统或FPGA的2n位应用系统。

由于采用以上结构，本发明之“数据总线宽度不相等的双口RAM读写与仲裁控制器”具有以下有益效果：

一、设置忙信号BusyB_1和BusyB_2，提高了仲裁的性能

本发明中，针对数据总线宽度不相等的双口RAM，设计了A读写端口低n位与B读写端口仲裁模块和A读写端口高n位与B读写端口仲裁模块，两个读写端口对同一个存储单元同时进行读写访问时，n位系统的地址总线的ABA[m+1:1]地址值和2n位系统的地址总线ABB[m:0]的地址值相等，如果A读写端口低n位与B读写端口的读或写信号同时发生，则A读写端口低n位执行读或写操作，封锁B读写端口的读或写操作，并发送忙信号BusyB_1；如果A读写端口高n位执行读写访问，封锁B读写端口的读或写操作，并发送忙信号BusyB_2，A读写端口高n位的读写访问结束，撤销忙信号BusyB_1和忙信号BusyB_2；忙信号BusyB_1有效时，表明2n位系统至少需要经过2个读写周期才能够对该存储单元进行访问，忙信号BusyB_1和忙信号BusyB_2都有效时，表明2n位系统只需要经过1个读写周期即可对该存储单元进行访问，提高了仲裁的性能；

二、提高了数据总线宽度不相等的双口RAM读写访问速度

本发明中，控制器根据双口RAM数据总线宽度窄的A读写端口输入的ABA[0]的状态确定是对低n位双口RAM还是高n位双口RAM进行读或写访问，达到分时两次就完成读或写低n位和高n位的存储单元的目的；

三、减小了硬件电路的规模

本发明中，应用FPGA设计硬连接控制电路，在FPGA的片内设计A读写端口控制模块，不需要在数据总线宽度窄的n位系统的总线与双口RAM芯片的一个读写端口侧连接搭建数据接口电路，减小了硬件电路的规模；

四、系统性价比高

本发明应用FPGA的硬连接控制电路设计数据总线宽度不相等的双口RAM读写与仲裁控制器，不需要另外增加A读写端口的数据接口电路，又达到A读写端口需要分时三次或四次才能够完成对双口RAM读写的访问，减少到只需要分时二次即可完成读写的访问；针对A读写端口需要分时二次完成读写的访问，设置仲裁优先级别，根据数据总线宽度不相等的双口RAM读写访问的特点，设置A读写端口为高优先级别，忙信号BusyB_1和忙信号BusyB_2，提高了仲裁的性能，使得数据总线宽度不相等的双口RAM读写与仲裁控制器的性能增强，具备较高的性价比。

下面结合附图和实施例对本发明之数据总线宽度不相等的双口RAM读写与仲裁控制器之技术特征作进一步的说明。

附图说明

图1：本发明之数据总线宽度不相等的双口RAM读写与仲裁控制器的系统结构框图；

图2：本发明之数据总线宽度不相等的双口RAM读写与仲裁控制器的A读写端口控制模块结构及其连接关系图；

图3：本发明之数据总线宽度不相等的双口RAM读写与仲裁控制器的A读写端口低n位与B读写端口仲裁模块结构及其连接关系图；

图4：本发明之数据总线宽度不相等的双口RAM读写与仲裁控制器的判优与仲裁电路Ⅰ结构及其连接关系图；

图5：本发明之数据总线宽度不相等的双口RAM读写与仲裁控制器的判优与仲裁电路Ⅱ结构及其连接关系连接图；

图6：本发明之数据总线宽度不相等的双口RAM读写与仲裁控制器的A读写端口高n位与B读写端口仲裁模块结构及其连接关系图。

图中：

I—双口RAM， II—A读写端口控制模块， III—A读写端口低n位与B读写端口仲裁模块，Ⅳ—A读写端口高n位与B读写端口仲裁模块；

1—低n位双口RAM，2—高n位双口RAM，3—非门Ⅰ，4—或门Ⅰ，5—或门Ⅱ，6—或门Ⅲ，7—ｎ位双向三态门组Ⅰ，8—或门Ⅳ，9—或门Ⅴ，10—或门Ⅵ，11—ｎ位双向三态门组Ⅱ，12—或门Ⅶ，13—地址比较器，14—与门Ⅰ，15—判优与仲裁电路Ⅰ， 16—判优与仲裁电路Ⅱ，17—或门Ⅷ，18—或门Ⅸ，19—与门Ⅱ，20—与门Ⅲ，21—或门Ⅹ，22—或门Ⅺ，23—与非门Ⅰ，24—或门Ⅻ，25—非门Ⅱ，26—或门ⅩⅢ，27—或门ⅩⅣ，28—或门ⅩⅤ，29—与门Ⅳ，30—非门Ⅲ，31—与门Ⅴ，32—D触发器，33—与门Ⅵ，34—与非门Ⅱ，35—或门ⅩⅥ，36—与非门Ⅲ，37—或门ⅩⅦ；

15a—非门Ⅳ，15b—与非门Ⅳ，15c—非门Ⅴ，15d—或非门Ⅰ，15e—或非门Ⅱ，15f—或门ⅩⅧ，15g—非门Ⅵ，15h—非门Ⅶ。

16a—非门Ⅷ，16b—与非门Ⅴ，16c—非门Ⅸ，16d—或非门Ⅲ，16e—或非门Ⅳ，16f—或门ⅩⅨ，16g—非门Ⅹ，16h—非门Ⅺ。

文中缩略语说明：

（一）FPGA－Field Programmable Gate Array，现场可编程门阵列。

（二）与n位系统的总线（n位A读写端口）相关的：

ABA－Address Bus of A read and write ports，A读写端口输入的地址总线，是n位系统地址总线；

ABA[m:1]－n位系统地址总线，从第1根到第m根地址线；

ABA[0]－n位系统地址总线的最低位地址线，第0根地址线；

DBA－Data Bus of A read and write ports，A读写端口数据总线，是n位系统的数据总线，是n位系统与A读写端口双向传输的数据总线；

DBA[n-1:0]－n位系统数据总线，从第0根到第n-1根数据线；

CA－Chip select enable signal of A read and write ports，A读写端口片选使能输入信号线；是n位系统总线的A读写端口片选使能信号线；

WRA－WRite signal of A read and write ports，A读写端口写信号输入线；是n位系统总线的A读写端口写信号线；

RDA－ReaD signal of A read and write ports，A读写端口读信号输入线；是n位系统总线的A读写端口读信号线；

BusyA－Busy signal of A read and write ports，A读写端口忙信号输出线；是n位系统总线的A读写端口忙信号线。

（三）与2n位系统总线（2n位B读写端口）相关的：

ABB－Address Bus of B read and write ports，B读写端口输入的地址总线信号，是2n位系统地址总线；

ABB[m-1:0]－2n位系统地址总线，从第0根到第m-1根地址线；

DBB－Data Bus of B read and write ports，B读写端口数据总线，是2n位系统数据总线，2n位系统与B读写端口双向传输的数据线；

DBB[2n-1:0]－2n位系统数据总线，从第0根到第2n -1根数据线；

CB－Chip select enable signal of B read and write ports，B读写端口片选使能输入信号线；是2n位系统总线的B读写端口片选使能信号线，；

WRB－Write signal of B read and write ports，B读写端口写信号输入线；是2n位系统总线的B读写端口写信号线；

RDB－ReaD signal of B read and write ports，B读写端口读信号输入线；是2n位系统总线的B读写端口读信号线；也是B端口读信号输入线

BusyB_1－Busy signal_1 of B read and write ports，B读写端口忙信号_1输出线；是2n位系统总线的B读写端口忙信号_1线；

BusyB_2－Busy signal_2 of B read and write ports，B读写端口忙信号_2输出线；是2n位系统总线的B读写端口忙信号_2线。

（四）与双口RAMⅠ相关的：

A端口：

RDA_1－ReaD signal of A Port，A端口读信号输入线，是低n位双口RAM和高n位双口RAM的A端口读信号输入线；

WRA_1－WRite signal of A Port，A端口写信号输入线，是低n位双口RAM和高n位双口RAM的A端口写信号输入线；

CA1－Chip select enable signal 1 of A port，A端口片选使能信号输入线，是低n位双口RAM的A端口片选使能信号输入线；

低n位DBA－N-bit Data Bus lines of A port of low n-bit dual-port RAM，低n位双口RAM的A端口的n位数据线；

CA2－Chip select enable signal 2 of A port，A端口片选使能信号输入线，是高n位双口RAM的A端口片选使能信号输入线；

高n位DBA－N-bit data Bus lines of A port of high n-bit dual-port RAM，高n位双口RAM的A端口的n位数据线；

B端口：

RDB_1－ReaD signal_1 of B Port，B端口读信号_1，是低n位双口RAM和高n位双口RAM的B端口读信号输入线；

WRB_1－write signal_1 of B Port，B端口写信号_1，是低n位双口RAM和高n位双口RAM的B端口写信号输入线；

DBB[2n-1:n]－data bus[2n-1:n] of B port，B端口数据总线[2n-1:n]，是高n位双口RAM的B端口数据总线，从第2n-1根到第n根数据线；

DBB[n-1:0]－data bus[n-1:0] of B port ，B端口数据总线[n-1:0]，是低n位双口RAM的B端口数据总线，从第n-1根到第0根数据线。

（五）与A读写端口控制模块II、A读写端口低n位与B读写端口仲裁模块III、A读写端口高n位与B读写端口仲裁模块Ⅳ相关的：

WRA_11－WRite signal_11 of A port low n_bit，A端口低n位写信号线；

RDA_11－ReaD signal_11 of A port low n_bit，A端口低n位读信号线；

WRA_21－WRite signal_21 of A port high n_bit，A端口高n位写信号线；

RDA_21－ReaD signal_21 of A port high n_bit，A端口高n位读信号线；

AE－Address values are Equal，地址值相等，是ABA[m:1]的地址值与ABB[m-1:0] 的地址值相等；

BlockB WR_1－Block B port Write signal WRB_1 and Read signal RDB_1，封锁B端口读信号 RDB_1和写信号WRB_1；

BlockB W_1－Block B port Write signal WRB_1，封锁B端口写信号WRB_1；

BusyB_11－Busy signal_11 of B read and write port，B读写端口忙信号_11；

判优与仲裁电路Ⅰ15

H1－High priority bit information 1 input terminal，高优先权位信息1输入端；

SC1－Set and Control signal 1 input terminal，设置与控制信号1输入端；

L1－Low priority bit information 1 input terminal，低优先权位信息1输入端；

Q1－Result of arbitration and arbitration 1 output terminal，判优与仲裁结果1输出端；

－Arbitration and arbitration result negated 1 output terminal；判优与仲裁结果取反1输出端；

判优与仲裁电路Ⅱ16

H2－High priority bit information 2 input terminal，高优先权位信息2输入端；

SC2－Set and control signal 2 input terminal，设置与控制信号2输入端；

L2－Low priority bit information 2 input terminal，低优先权位信息2输入端；

Q2－Result of arbitration and arbitration 2 output terminal，判优与仲裁结果2输出端；

－Arbitration and arbitration result negated 2 output terminal，判优与仲裁结果取反2输出端；

D触发器：

D触发器－Data flip-flop；

D－Data input，数据输入端；

Q－Data output，数据输出端；

－Data negated output；

CP－Clock Pulse input，时钟信号输入端。

图中：

m、n的取值范围是：n为8、16、32或64，m为2的任意整数的幂次方。

n位系统的总线是n位微处理器应用系统的总线或FPGA的n位应用系统的总线；

2n位系统的总线是2n位微处理器应用系统的总线或FPGA的2n位应用系统的总线。

具体实施方式

实施例：

一种数据总线宽度不相等的双口RAM读写与仲裁控制器，如图1所示，该数据总线宽度不相等的双口RAM读写与仲裁控制器包括双口RAMⅠ、A读写端口控制模块Ⅱ、A读写端口低n位与B读写端口仲裁模块Ⅲ和A读写端口高n位与B读写端口仲裁模块Ⅳ；

所述数据总线宽度不相等的双口RAM读写与仲裁控制器具有n位A读写端口和2n位B读写端口，n位A读写端口以下称为A读写端口，2n位B读写端口称为B读写端口；A读写端口与n位系统的总线连接，B读写端口与2n位系统的总线连接；

所述双口RAMⅠ分别与A读写端口控制模块Ⅱ、A读写端口低n位与B读写端口仲裁模块Ⅲ和A读写端口高n位与B读写端口仲裁模块Ⅳ连接；

所述A读写端口控制模块Ⅱ还和A读写端口低n位与B读写端口仲裁模块Ⅲ和A读写端口高n位与B读写端口仲裁模块Ⅳ连接；

所述A读写端口低n位与B读写端口仲裁模块Ⅲ还和A读写端口高n位与B读写端口仲裁模块Ⅳ连接；

所述双口RAMⅠ包括低n位双口RAM1和高n位双口RAM2，双口RAMⅠ具有A端口和B端口；A读写端口分时两次完成所述双口RAMⅠ的A端口的1个存储单元的2n位数据的读或写，先低n位数据的读或写，后高n位数据的读或写；B读写端口一次完成所述双口RAMⅠ的B端口的1个存储单元的2n位数据的读或写；

所述低n位双口RAM1的A端口写信号WRA_1输入端和A读写端口低n位与B读写端口仲裁模块Ⅲ连接；A端口读信号RDA_1输入端和A读写端口低n位与B读写端口仲裁模块Ⅲ连接；低n位双口RAM1的片选使能信号CA1输入端与A读写端口控制模块Ⅱ连接；低n位DBA数据端与A读写端口控制模块Ⅱ连接；ABA[m:1]地址输入端与n位系统地址总线ABA[m:0]的第m根到第1根地址线连接；

所述高n位双口RAM2的A端口写信号WRA_1输入端和A读写端口低n位与B读写端口仲裁模块Ⅲ连接；A端口读信号RDA_1输入端和A读写端口低n位与B读写端口仲裁模块Ⅲ连接；高n位双口RAM2的片选使能信号CA2输入端与A读写端口控制模块Ⅱ连接；高n位DBA数据端与A读写端口控制模块Ⅱ连接；ABA[m:1]地址输入端与n位系统地址总线ABA[m:0]的第m根到第1根地址线连接；

所述低n位双口RAM1的B端口写信号WRB_1输入端和A读写端口高n位与B读写端口仲裁模块Ⅳ连接；B端口读信号RDB_1输入端和A读写端口高n位与B读写端口仲裁模块Ⅳ连接；低n位双口RAM1的片选使能信号CB输入端与2n位系统总线片选使能信号CB线连接；低n位DBB[n-1:0]数据端与2n位系统数据总线DBB[2n-1:0]的第n-1根到第0根的DBB[n-1:0]数据线连接；ABB[m-1:0]地址输入端与2n位系统地址总线ABB[m-1:0]连接；

所述高n位双口RAM2的B端口写信号WRB_1输入端和A读写端口高n位与B读写端口仲裁模块Ⅳ连接；B端口读信号RDB_1输入端和A读写端口高n位与B读写端口仲裁模块Ⅳ连接；高n位双口RAM2的片选使能信号CB输入端与2n位系统总线片选使能信号CB线连接；高n位DBB[2n-1:n]数据端与2n位系统数据总线DBB[2n-1:0]的第2n-1根到第n根的DBB[2n-1:n]数据线连接；ABB[m-1:0]地址输入端与2n位系统地址总线ABB[m-1:0]连接；

所述A读写端口控制模块Ⅱ根据n位系统地址总线的最低位ABA[0]地址线的状态确定是对低n位双口RAM1的A端口还是高n位双口RAM2的A端口进行读或写操作控制；

所述A读写端口低n位与B读写端口仲裁模块Ⅲ根据n位系统地址总线ABA[m:1]的地址值和2n位系统地址总线ABB[m-1:0]的地址值是否相等，如果相等，继续进行已在执行的读写操作，封锁待执行的读写操作，并发送忙信号；如果相等且A读写端口低n位与B读写端口的读或写信号同时发生或A读写端口低n位正在执行读或写操作，则A读写端口低n位执行读写操作，封锁B读写端口的读写操作，并发送B读写端口忙信号BusyB_11；如果相等且B读写端口正在执行读或写操作，则B读写端口低n位执行读写操作，封锁A读写端口的读写操作，并发送A读写端口忙信号BusyA；

所述A读写端口高n位与B读写端口仲裁模块Ⅳ在n位系统地址总线ABA[m:1]的地址值和2n位系统地址总线ABB[m-1:0]的地址值相等时，A读写端口高n位读或写信号有效时，执行A读写端口高n位的读写操作，封锁B读写端口的读写操作，发送B读写端口忙信号BusyB_1和B读写端口忙信号BusyB_2；

所述A读写端口低n位与B读写端口仲裁模块Ⅲ和A读写端口高n位与B读写端口仲裁模块Ⅳ对A读写端口和B读写端口对同一存储单元的读操作不进行仲裁；

上述m、n的取值范围是：n为8、16、32或64，m为2的任意整数的幂次方。

如图2所示，所述A读写端口控制模块Ⅱ包括非门Ⅰ3、或门Ⅰ4、或门Ⅱ5、或门Ⅲ6、ｎ位双向三态门组Ⅰ7、或门Ⅳ8、或门Ⅴ9、或门Ⅵ10和ｎ位双向三态门组Ⅱ11；

非门Ⅰ3的输入端与n位系统地址总线的最低位ABA[0]地址线连接，输出端和或门Ⅰ4的输入端连接；

或门Ⅰ4的另一个输入端与n位系统总线的A读写端口片选使能信号CA线连接，输出端分别和或门Ⅱ5的一个输入端、或门Ⅲ6的一个输入端、高n位双口RAM2的片选使能信号CA2输入端连接；

或门Ⅱ5的另一个输入端与n位系统总线的A读写端口写信号WRA线连接，输出端分别与ｎ位双向三态门组Ⅰ7的一个输入端、A读写端口高n位与B读写端口仲裁模块Ⅳ的A端口高n位写信号WRA_21输入端连接；

或门Ⅲ6的另一个输入端与n位系统总线的A读写端口读信号RDA线连接，输出端分别与ｎ位双向三态门组Ⅰ7的另一个输入端、A读写端口高n位与B读写端口仲裁模块Ⅳ的A端口高n位读信号RDA_21输入端连接；

ｎ位双向三态门组Ⅰ7的第三个输入端与n位系统数据总线DBA[n-1:0]连接，输出端与高n位双口RAM2的高n位DBA数据端连接；

或门Ⅳ8的两个输入端分别与n位系统地址总线的最低位ABA[0]地址线、A读写端口片选使能信号CA线连接，输出端分别和或门Ⅴ9的一个输入端、或门Ⅵ10的一个输入端、低n位双口RAM1的片选使能信号CA1输入端连接；

或门Ⅴ9的另一个输入端与n位系统总线的A读写端口写信号WRA线连接，输出端分别与ｎ位双向三态门组Ⅱ11的一个输入端、A读写端口低n位与B读写端口仲裁模块Ⅲ的A端口低n位写信号WRA_11输入端连接；

或门Ⅵ10的另一个输入端与n位系统总线的A读写端口读信号RDA线连接，输出端分别与ｎ位双向三态门组Ⅱ11的另一个输入端、A读写端口低n位与B读写端口仲裁模块Ⅲ的A端口低n位读信号RDA_11输入端连接；

ｎ位双向三态门组Ⅱ11的第三个输入端与n位系统数据总线DBA[n-1:0]连接，输出端与低n位双口RAM1的低n位DBA数据端连接；上述n的取值范围是：n为8、16、32或64。

如图3所示，所述A读写端口低n位与B读写端口仲裁模块Ⅲ包括或门Ⅶ12、地址比较器13、与门Ⅰ14、判优与仲裁电路Ⅰ15、判优与仲裁电路Ⅱ16、或门Ⅷ17、或门Ⅸ18、与门Ⅱ19、与门Ⅲ20、或门Ⅹ21、或门Ⅺ22、与非门Ⅰ23、或门Ⅻ24、非门Ⅱ25和或门ⅩⅢ26；

或门Ⅶ12的两个输入端分别与n位系统总线的A读写端口片选使能信号CA线、B读写端口片选使能信号CB线连接，输出端与地址比较器13的一个输入端连接；

地址比较器13的另两个输入端分别与n位系统地址总线ABA[m:1]、2n位系统地址总线ABB[m-1:0]连接；地址值相等AE输出端分别与判优与仲裁电路Ⅰ15的设置与控制信号SC1输入端、或门Ⅷ17的一个输入端、或门Ⅸ18的一输入端、判优与仲裁电路Ⅱ16的设置与控制信号SC2输入端连接；

与门Ⅰ14的两个输入端分别与2n位系统总线的B读写端口读信号RDB线和B读写端口写信号WRB线连接，输出端与判优与仲裁电路Ⅰ15的低优先权位信息L1输入端连接；

如图4所示，所述判优与仲裁电路Ⅰ15包括非门Ⅳ15a、与非门Ⅳ15b、非门Ⅴ15c、或非门Ⅰ15d、或非门Ⅱ15e、或门ⅩⅧ15f、非门Ⅵ15g和非门Ⅶ15h；所述判优与仲裁电路Ⅰ15的高优先权位信息H1输入端与 A读写端口控制模块Ⅱ的或门Ⅴ9的A端口低n位写信号WRA_11输出端连接，Q1输出端和或门Ⅷ17的一个输入端连接，输出端分别和与门Ⅱ19的一个输入端、或门Ⅺ22的一个输入端连接；

非门Ⅳ15a的输入端与判优与仲裁电路Ⅰ15的设置与控制信号SC1输入端连接，输出端和与非门Ⅳ15b的一个输入端连接；

与非门Ⅳ15b另两个输入端分别与判优与仲裁电路Ⅰ15的高优先权位信息H1输入端、低优先权位信息L1输入端连接，输出端和非门Ⅴ15c输入端连接；

非门Ⅴ15c的输出端和或门ⅩⅧ15f的一个输入端连接；

或非门Ⅰ15d的三个输入端分别与判优与仲裁电路Ⅰ15的高优先权位信息H1输入端、设置与控制信号SC1输入端和或非门Ⅱ15e的输出端连接，输出端和或门ⅩⅧ15f的另一个输入端连接；

或非门Ⅱ15e的三个输入端分别与判优与仲裁电路Ⅰ15的设置与控制信号SC1输入端、低优先权位信息L1输入端和或门ⅩⅧ15f的输出端连接，输出端还和非门Ⅶ15h的输入端连接；

或门ⅩⅧ15f的第三个输入端与判优与仲裁电路Ⅰ15的设置与控制信号SC1输入端连接，输出端还和非门Ⅵ15g的输入端连接；

非门Ⅵ15g的输出端与判优与仲裁电路Ⅰ15的Q1输出端连接；

非门Ⅶ15h的输出端与判优与仲裁电路Ⅰ15的输出端连接；

本发明之数据总线宽度不相等的双口RAM读写与仲裁控制器的判优与仲裁电路Ⅰ的真值表参见附表一。

如图5所示，所述判优与仲裁电路Ⅱ16与判优与仲裁电路Ⅰ15的电路结构相同，包括非门Ⅷ16a、与非门Ⅴ16b、非门Ⅸ16c、或非门Ⅲ16d、或非门Ⅳ16e、或门ⅩⅨ16f、非门Ⅹ16g和非门Ⅺ16h；所述判优与仲裁电路Ⅱ16的高优先权位信息H2输入端与A读写端口控制模块Ⅱ的或门Ⅵ10的A端口低n位读信号RDA_11输出端连接，低优先权位信息L2输入端与2n位系统总线的B读写端口写信号WRB线连接；Q2输出端和或门Ⅸ18的另一个输入端连接，输出端和与门Ⅱ19的一个输入端连接；

非门Ⅷ16a的输入端与判优与仲裁电路Ⅱ16的设置与控制信号SC2输入端连接，输出端和与非门Ⅴ16b的一个输入端连接；

与非门Ⅴ16b另两个输入端分别与判优与仲裁电路Ⅱ16的高优先权位信息H2输入端、低优先权位信息L2输入端连接，输出端和非门Ⅸ16c输入端连接；

非门Ⅸ16c的输出端和或门ⅩⅨ16f的一个输入端连接；

或非门Ⅲ16d的三个输入端分别与判优与仲裁电路Ⅱ16的高优先权位信息H2输入端、设置与控制信号SC2输入端和或非门Ⅳ16e的输出端连接，输出端和或门ⅩⅨ16f的另一个输入端连接；

或非门Ⅳ16e的三个输入端分别与判优与仲裁电路Ⅱ16的设置与控制信号SC2输入端、低优先权位信息L2输入端和或门ⅩⅨ16f的输出端连接，输出端还和非门Ⅺ16h的输入端连接；

或门ⅩⅨ16f的第三个输入端与判优与仲裁电路Ⅱ16的设置与控制信号SC2输入端连接，输出端还和非门Ⅹ16g的输入端连接；

非门Ⅹ16g的输出端与判优与仲裁电路Ⅱ16的Q2输出端连接；

非门Ⅺ16h的输出端与判优与仲裁电路Ⅱ16的输出端连接；

或门Ⅷ17的第三个输入端与A读写端口控制模块Ⅱ的或门Ⅵ9的A端口低n位写信号WRA_11输出端连接，输出端分别和与门Ⅲ20的一个输入端、A读写端口高n位与B读写端口仲裁模块Ⅳ的封锁B端口读写信号BlockB WR_1输入端连接；

或门Ⅸ18的第三个输入端与A读写端口控制模块Ⅱ的或门Ⅵ10的A端口低n位读信号RDA_11输出端连接，输出端和与门Ⅲ20的另一个输入端、A读写端口高n位与B读写端口仲裁模块Ⅳ的封锁B端口写信号BlockB W_1输入端连接；

与门Ⅱ19的输出端分别和或门Ⅹ21的一个输入端、n位系统总线的A读写端口忙信号BusyA线连接；

与门Ⅲ20的输出端与A读写端口高n位与B读写端口仲裁模块Ⅳ的B读写端口忙信号BusyB_11输入端连接；

或门Ⅹ21的另一个输入端与2n位系统总线的B读写端口写信号WRB线连接，输出端分别和与非门Ⅰ23的一个输入端、非门Ⅱ25的输入端连接；

或门Ⅺ22的另一个输入端与2n位系统总线的B读写端口读信号RDB线连接，输出端和与非门Ⅰ23的另一个输入端连接；

与非门Ⅰ23的输出端和或门Ⅻ24的一个输入端连接；

或门Ⅻ24的另一输入端与n位系统总线的A读写端口读信号RDA线连接，输出端与低n位双口RAM1的A端口读信号RDA_1输入端连接；

非门Ⅱ25的输出端和或门ⅩⅢ26的一个输入端连接；

或门ⅩⅢ26的另一个输入端与n位系统总线的A读写端口写信号WRA线连接，输出端与低n位双口RAM1的A端口写信号WRA_1输入端连接；

上述m、n的取值范围是：n为8、16、32或64，m为2的任意整数的幂次方。

本发明之数据总线宽度不相等的双口RAM读写与仲裁控制器的判优与仲裁电路Ⅱ的真值表参见附表二。

如图6所示，所述A读写端口高n位与B读写端口仲裁模块Ⅳ包括或门ⅩⅣ27、或门ⅩⅤ28、与门Ⅳ29、非门Ⅲ30、与门Ⅴ31、D触发器32、与门Ⅵ33、与非门Ⅱ34、或门ⅩⅥ35、与非门Ⅲ36和或门ⅩⅦ37；

或门ⅩⅣ27的两个输入端分别与A读写端口低n位与B读写端口仲裁模块Ⅲ的地址比较器13的地址值相等AE输出端和A读写端口控制模块Ⅱ的或门Ⅱ5的A端口高n位写信号WRA_21输出端连接，输出端和与门Ⅳ29的一个输入端、与非门Ⅱ34的一个输入端连接；

或门ⅩⅤ28两个输入端分别与A读写端口低n位与B读写端口仲裁模块Ⅲ的地址比较器13的地址值相等AE输出端和A读写端口控制模块Ⅱ的或门Ⅲ6的A端口高n位读信号RDA_21输出端连接，输出端和与门Ⅳ29的另一个输入端、与非门Ⅲ36的一个输入端连接；

与门Ⅳ29的输出端分别和非门Ⅲ30的输入端和2n位系统总线的B读写端口忙信号BusyB_2信号线连接；

非门Ⅲ30的输出端和与门Ⅴ31的一个输入端连接；

与门Ⅴ31的另一个输入端与A读写端口低n位和B读写端口仲裁模块Ⅲ的与门Ⅲ20的B读写端口忙信号BusyB_11输出端连接，输出端与D触发器32的CP信号输入端连接；

D触发器32的D输入端与A读写端口低n位和B读写端口仲裁模块Ⅲ的与门Ⅲ20的B读写端口忙信号BusyB_11输出端连接，Q输出端和与门Ⅵ33的一个输入端连接；

与门Ⅵ33的另一个输入端与A读写端口低n位与B读写端口仲裁模块Ⅲ的与门Ⅲ20的B读写端口忙信号BusyB_11输出端连接，输出端与2n位系统总线的B读写端口忙信号BusyB_1线连接；

与非门Ⅱ34的另一个输入端与A读写端口低n位与B读写端口仲裁模块Ⅲ的或门Ⅷ17的封锁B端口读写信号BlockB WR_1输出端连接，输出端和或门ⅩⅥ35的一个输入端连接；

或门ⅩⅥ35的另一个输入端与2n位系统总线的B读写端口读信号RDB线连接，输出端与双口RAMⅠ的B端口读信号RDB_1输入端连接；

与非门Ⅲ36的另外两个输入端分别与A读写端口低n位与B读写端口仲裁模块Ⅲ的或门Ⅷ17的封锁B端口读写信号BlockB WR_1输出端和或门Ⅸ18的封锁B端口写信号BlockBW_1输出端连接，输出端和或门ⅩⅦ37的一个输入端连接；

或门ⅩⅦ37的另一个输入端与2n位系统总线的B读写端口写信号WRB线连接，输出端与双口RAMⅠ的B端口写信号WRB_1输入端连接；

上述m、n的取值范围是：n为8、16、32或64，m为2的任意整数的幂次方；

上述n位系统可以是n位微处理器应用系统或FPGA的n位应用系统；

上述2n位系统可以是2n位微处理器应用系统或FPGA的2n位应用系统。

附表一：数据总线宽度不相等的双口RAM读写与仲裁控制器的判优与仲裁电路Ⅰ的真值表

附表二：数据总线宽度不相等的双口RAM读写与仲裁控制器的判优与仲裁电路Ⅱ的真值表

Claims (4)

1.一种数据总线宽度不相等的双口RAM读写与仲裁控制器，其特征在于：该控制器包括双口RAM（Ⅰ）、A读写端口控制模块（Ⅱ）、A读写端口低n位与B读写端口仲裁模块（Ⅲ）和A读写端口高n位与B读写端口仲裁模块（Ⅳ）；

所述数据总线宽度不相等的双口RAM读写与仲裁控制器具有n位A读写端口和2n位B读写端口，n位A读写端口以下称为A读写端口，2n位B读写端口称为B读写端口；A读写端口与n位系统的总线连接，B读写端口与2n位系统的总线连接；

所述双口RAM（Ⅰ）分别与A读写端口控制模块（Ⅱ）、A读写端口低n位与B读写端口仲裁模块（Ⅲ）和A读写端口高n位与B读写端口仲裁模块（Ⅳ）连接；

所述A读写端口控制模块（Ⅱ）还和A读写端口低n位与B读写端口仲裁模块（Ⅲ）和A读写端口高n位与B读写端口仲裁模块（Ⅳ）连接；

所述A读写端口低n位与B读写端口仲裁模块（Ⅲ）还和A读写端口高n位与B读写端口仲裁模块（Ⅳ）连接；

所述双口RAM（Ⅰ）包括低n位双口RAM（1）和高n位双口RAM（2），双口RAM（Ⅰ）具有A端口和B端口；A读写端口分时两次完成所述双口RAM（Ⅰ）的A端口的1个存储单元的2n位数据的读或写，先低n位数据的读或写，后高n位数据的读或写；B读写端口一次完成所述双口RAM（Ⅰ）的B端口的1个存储单元的2n位数据的读或写；

所述低n位双口RAM（1）的A端口写信号WRA_1输入端和A读写端口低n位与B读写端口仲裁模块（Ⅲ）连接；A端口读信号RDA_1输入端和A读写端口低n位与B读写端口仲裁模块（Ⅲ）连接；低n位双口RAM（1）的片选使能信号CA1输入端与A读写端口控制模块（Ⅱ）连接；低n位DBA数据端与A读写端口控制模块（Ⅱ）连接；ABA[m:1]地址输入端与n位系统地址总线ABA[m:0]的第m根到第1根地址线连接；

所述高n位双口RAM（2）的A端口写信号WRA_1输入端和A读写端口低n位与B读写端口仲裁模块（Ⅲ）连接；A端口读信号RDA_1输入端和A读写端口低n位与B读写端口仲裁模块（Ⅲ）连接；高n位双口RAM（2）的片选使能信号CA2输入端与A读写端口控制模块（Ⅱ）连接；高n位DBA数据端与A读写端口控制模块（Ⅱ）连接；ABA[m:1]地址输入端与n位系统地址总线ABA[m:0]的第m根到第1根地址线连接；

所述低n位双口RAM（1）的B端口写信号WRB_1输入端和A读写端口高n位与B读写端口仲裁模块（Ⅳ）连接；B端口读信号RDB_1输入端和A读写端口高n位与B读写端口仲裁模块（Ⅳ）连接；低n位双口RAM（1）的片选使能信号CB输入端与2n位系统总线片选使能信号CB线连接；低n位DBB[n-1:0]数据端与2n位系统数据总线DBB[2n-1:0]的第n-1根到第0根的DBB[n-1:0]数据线连接；ABB[m-1:0]地址输入端与2n位系统地址总线ABB[m-1:0]连接；

所述高n位双口RAM（2）的B端口写信号WRB_1输入端和A读写端口高n位与B读写端口仲裁模块（Ⅳ）连接；B端口读信号RDB_1输入端和A读写端口高n位与B读写端口仲裁模块（Ⅳ）连接；高n位双口RAM（2）的片选使能信号CB输入端与2n位系统总线片选使能信号CB线连接；高n位DBB[2n-1:n]数据端与2n位系统数据总线DBB[2n-1:0]的第2n-1根到第n根的DBB[2n-1:n]数据线连接；ABB[m-1:0]地址输入端与2n位系统地址总线ABB[m-1:0]连接；

所述A读写端口控制模块（Ⅱ）根据n位系统地址总线的最低位ABA[0]地址线的状态确定是对低n位双口RAM（1）的A端口还是高n位双口RAM（2）的A端口进行读或写操作控制；

所述A读写端口低n位与B读写端口仲裁模块（Ⅲ）根据n位系统地址总线ABA[m:1]的地址值和2n位系统地址总线ABB[m-1:0]的地址值是否相等，如果相等，继续进行已在执行的读写操作，封锁待执行的读写操作，并发送忙信号；如果相等且A读写端口低n位与B读写端口的读或写信号同时发生或A读写端口低n位正在执行读或写操作，则A读写端口低n位执行读写操作，封锁B读写端口的读写操作，并发送B读写端口忙信号BusyB_11；如果相等且B读写端口正在执行读或写操作，则B读写端口低n位执行读写操作，封锁A读写端口的读写操作，并发送A读写端口忙信号BusyA；

所述A读写端口高n位与B读写端口仲裁模块（Ⅳ）在n位系统地址总线ABA[m:1]的地址值和2n位系统地址总线ABB[m-1:0]的地址值相等时，A读写端口高n位读或写信号有效时，执行A读写端口高n位的读写操作，封锁B读写端口的读写操作，发送B读写端口忙信号BusyB_1和B读写端口忙信号BusyB_2；

所述A读写端口低n位与B读写端口仲裁模块（Ⅲ）和A读写端口高n位与B读写端口仲裁模块（Ⅳ）对A读写端口和B读写端口对同一存储单元的读操作不进行仲裁；

上述m、n的取值范围是：n为8、16、32或64，m为2的任意整数的幂次方。

2.如权利要求1所述的数据总线宽度不相等的双口RAM读写与仲裁控制器，其特征在于：所述A读写端口控制模块（Ⅱ）包括非门Ⅰ（3）、或门Ⅰ（4）、或门Ⅱ（5）、或门Ⅲ（6）、ｎ位双向三态门组Ⅰ（7）、或门Ⅳ（8）、或门Ⅴ（9）、或门Ⅵ（10）、ｎ位双向三态门组Ⅱ（11）；非门Ⅰ（3）的输入端与n位系统地址总线的最低位ABA[0]地址线连接，输出端和或门Ⅰ（4）的输入端连接；

或门Ⅰ（4）的另一个输入端与n位系统总线的A读写端口片选使能信号CA线连接，输出端分别和或门Ⅱ（5）的一个输入端、或门Ⅲ（6）的一个输入端、高n位双口RAM（2）的片选使能信号CA2输入端连接；

或门Ⅱ（5）的另一个输入端与n位系统总线的A读写端口写信号WRA线连接，输出端分别与ｎ位双向三态门组Ⅰ（7）的一个输入端、A读写端口高n位与B读写端口仲裁模块（Ⅳ）的A端口高n位写信号WRA_21输入端连接；

或门Ⅲ（6）的另一个输入端与n位系统总线的A读写端口读信号RDA线连接，输出端分别与ｎ位双向三态门组Ⅰ（7）的另一个输入端、A读写端口高n位与B读写端口仲裁模块（Ⅳ）的A端口高n位读信号RDA_21输入端连接；

ｎ位双向三态门组Ⅰ（7）的第三个输入端与n位系统数据总线DBA[n-1:0]连接，输出端与高n位双口RAM（2）的高n位DBA数据端连接；

或门Ⅳ（8）的两个输入端分别与n位系统地址总线的最低位ABA[0]地址线、A读写端口片选使能信号CA线连接，输出端分别和或门Ⅴ（9）的一个输入端、或门Ⅵ（10）的一个输入端、低n位双口RAM（1）的片选使能信号CA1输入端连接；

或门Ⅴ（9）的另一个输入端与n位系统总线的A读写端口写信号WRA线连接，输出端分别与ｎ位双向三态门组Ⅱ（11）的一个输入端、A读写端口低n位与B读写端口仲裁模块（Ⅲ）的A端口低n位写信号WRA_11输入端连接；

或门Ⅵ（10）的另一个输入端与n位系统总线的A读写端口读信号RDA线连接，输出端分别与ｎ位双向三态门组Ⅱ（11）的另一个输入端、A读写端口低n位与B读写端口仲裁模块（Ⅲ）的A端口低n位读信号RDA_11输入端连接；

ｎ位双向三态门组Ⅱ（11）的第三个输入端与n位系统数据总线DBA[n-1:0]连接，输出端与低n位双口RAM（1）的低n位DBA数据端连接。

3.如权利要求1所述的数据总线宽度不相等的双口RAM读写与仲裁控制器，其特征在于：所述A读写端口低n位与B读写端口仲裁模块（Ⅲ）包括或门Ⅶ（12）、地址比较器（13）、与门Ⅰ（14）、判优与仲裁电路Ⅰ（15）、判优与仲裁电路Ⅱ（16）、或门Ⅷ（17）、或门Ⅸ（18）、与门Ⅱ（19）、与门Ⅲ（20）、或门Ⅹ（21）、或门Ⅺ（22）、与非门Ⅰ（23）、或门Ⅻ（24）、非门Ⅱ（25）、或门ⅩⅢ（26）；或门Ⅶ（12）的两个输入端分别与n位系统总线的A读写端口片选使能信号CA线、B读写端口片选使能信号CB线连接，输出端与地址比较器（13）的一个输入端连接；

地址比较器（13）的另两个输入端分别与n位系统地址总线ABA[m:1]、2n位系统地址总线ABB[m-1:0]连接；地址值相等AE输出端分别与判优与仲裁电路Ⅰ（15）的设置与控制信号SC1输入端、或门Ⅷ（17）的一个输入端、或门Ⅸ（18）的一输入端、判优与仲裁电路Ⅱ（16）的设置与控制信号SC2输入端连接；

与门Ⅰ（14）的两个输入端分别与2n位系统总线的B读写端口读信号RDB线和B读写端口写信号WRB线连接，输出端与判优与仲裁电路Ⅰ（15）的低优先权位信息L1输入端连接；

所述判优与仲裁电路Ⅰ（15）包括非门Ⅳ（15a）、与非门Ⅳ（15b）、非门Ⅴ（15c）、或非门Ⅰ（15d）、或非门Ⅱ（15e）、或门ⅩⅧ（15f）、非门Ⅵ（15g）、非门Ⅶ（15h）；所述判优与仲裁电路Ⅰ（15）的高优先权位信息H1输入端与 A读写端口控制模块（Ⅱ）的或门Ⅴ（9）的A端口低n位写信号WRA_11输出端连接，Q1输出端和或门Ⅷ（17）的一个输入端连接，输出端分别和与门Ⅱ（19）的一个输入端、或门Ⅺ（22）的一个输入端连接；

非门Ⅳ（15a）的输入端与判优与仲裁电路Ⅰ（15）的设置与控制信号SC1输入端连接，输出端和与非门Ⅳ（15b）的一个输入端连接；

与非门Ⅳ（15b）另两个输入端分别与判优与仲裁电路Ⅰ（15）的高优先权位信息H1输入端、低优先权位信息L1输入端连接，输出端和非门Ⅴ（15c）输入端连接；

非门Ⅴ（15c）的输出端和或门ⅩⅧ（15f）的一个输入端连接；

或非门Ⅰ（15d）的三个输入端分别与判优与仲裁电路Ⅰ（15）的高优先权位信息H1输入端、设置与控制信号SC1输入端和或非门Ⅱ（15e）的输出端连接，输出端和或门ⅩⅧ（15f）的另一个输入端连接；

或非门Ⅱ（15e）的三个输入端分别与判优与仲裁电路Ⅰ（15）的设置与控制信号SC1输入端、低优先权位信息L1输入端和或门ⅩⅧ（15f）的输出端连接，输出端还和非门Ⅶ（15h）的输入端连接；

或门ⅩⅧ（15f）的第三个输入端与判优与仲裁电路Ⅰ（15）的设置与控制信号SC1输入端连接，输出端还和非门Ⅵ（15g）的输入端连接；

非门Ⅵ（15g）的输出端与判优与仲裁电路Ⅰ（15）的Q1输出端连接；

非门Ⅶ（15h）的输出端与判优与仲裁电路Ⅰ（15）的输出端连接；

所述判优与仲裁电路Ⅱ（16）与判优与仲裁电路Ⅰ（15）的电路结构相同，包括非门Ⅷ（16a）、与非门Ⅴ（16b）、非门Ⅸ（16c）、或非门Ⅲ（16d）、或非门Ⅳ（16e）、或门ⅩⅨ（16f）、非门Ⅹ（16g）、非门Ⅺ（16h）；所述判优与仲裁电路Ⅱ（16）的高优先权位信息H2输入端与A读写端口控制模块（Ⅱ）的或门Ⅵ（10）的A端口低n位读信号RDA_11输出端连接，低优先权位信息L2输入端与2n位系统总线的B读写端口写信号WRB线连接；Q2输出端和或门Ⅸ（18）的另一个输入端连接，输出端和与门Ⅱ（19）的一个输入端连接；

非门Ⅷ（16a）的输入端与判优与仲裁电路Ⅱ（16）的设置与控制信号SC2输入端连接，输出端和与非门Ⅴ（16b）的一个输入端连接；

与非门Ⅴ（16b）另两个输入端分别与判优与仲裁电路Ⅱ（16）的高优先权位信息H2输入端、低优先权位信息L2输入端连接，输出端和非门Ⅸ（16c）输入端连接；

非门Ⅸ（16c）的输出端和或门ⅩⅨ（16f）的一个输入端连接；

或非门Ⅲ（16d）的三个输入端分别与判优与仲裁电路Ⅱ（16）的高优先权位信息H2输入端、设置与控制信号SC2输入端和或非门Ⅳ（16e）的输出端连接，输出端和或门ⅩⅨ（16f）的另一个输入端连接；

或非门Ⅳ（16e）的三个输入端分别与判优与仲裁电路Ⅱ（16）的设置与控制信号SC2输入端、低优先权位信息L2输入端和或门ⅩⅨ（16f）的输出端连接，输出端还和非门Ⅺ（16h）的输入端连接；

或门ⅩⅨ（16f）的第三个输入端与判优与仲裁电路Ⅱ（16）的设置与控制信号SC2输入端连接，输出端还和非门Ⅹ（16g）的输入端连接；

非门Ⅹ（16g）的输出端与判优与仲裁电路Ⅱ（16）的Q2输出端连接；

非门Ⅺ（16h）的输出端与判优与仲裁电路Ⅱ（16）的输出端连接；

或门Ⅷ（17）的第三个输入端与A读写端口控制模块（Ⅱ）的或门Ⅴ（9）的A端口低n位写信号WRA_11输出端连接，输出端分别和与门Ⅲ（20）的一个输入端、A读写端口高n位与B读写端口仲裁模块（Ⅳ）的封锁B端口读写信号BlockB WR_1输入端连接；

或门Ⅸ（18）的第三个输入端与A读写端口控制模块（Ⅱ）的或门Ⅵ（10）的A端口低n位读信号RDA_11输出端连接，输出端和与门Ⅲ（20）的另一个输入端、A读写端口高n位与B读写端口仲裁模块（Ⅳ）的封锁B端口写信号BlockB W_1输入端连接；

与门Ⅱ（19）的输出端分别和或门Ⅹ（21）的一个输入端、n位系统总线的A读写端口忙信号BusyA线连接；

与门Ⅲ（20）的输出端与A读写端口高n位与B读写端口仲裁模块（Ⅳ）的B读写端口忙信号BusyB_11输入端连接；

或门Ⅹ（21）的另一个输入端与2n位系统总线的B读写端口写信号WRB线连接，输出端分别和与非门Ⅰ（23）的一个输入端、非门Ⅱ（25）的输入端连接；

或门Ⅺ（22）的另一个输入端与2n位系统总线的B读写端口读信号RDB线连接，输出端和与非门Ⅰ（23）的另一个输入端连接；

与非门Ⅰ（23）的输出端和或门Ⅻ（24）的一个输入端连接；

或门Ⅻ（24）的另一输入端与n位系统总线的A读写端口读信号RDA线连接，输出端与低n位双口RAM（1）的A端口读信号RDA_1输入端连接；

非门Ⅱ（25）的输出端和或门ⅩⅢ（26）的一个输入端连接；

或门ⅩⅢ（26）的另一个输入端与n位系统总线的A读写端口写信号WRA线连接，输出端与低n位双口RAM（1）的A端口写信号WRA_1输入端连接。

4.如权利要求1所述的数据总线宽度不相等的双口RAM读写与仲裁控制器，其特征在于：所述A读写端口高n位与B读写端口仲裁模块（Ⅳ）包括或门ⅩⅣ（27）、或门ⅩⅤ（28）、与门Ⅳ（29）、非门Ⅲ（30）、与门Ⅴ（31）、D触发器（32）、与门Ⅵ（33）、与非门Ⅱ（34）、或门ⅩⅥ（35）、与非门Ⅲ（36）、或门ⅩⅦ（37）；或门ⅩⅣ（27）的两个输入端分别与A读写端口低n位与B读写端口仲裁模块（Ⅲ）的地址比较器（13）的地址值相等AE输出端和A读写端口控制模块（Ⅱ）的或门Ⅱ（5）的A端口高n位写信号WRA_21输出端连接，输出端和与门Ⅳ（29）的一个输入端、与非门Ⅱ（34）的一个输入端连接；

或门ⅩⅤ（28）两个输入端分别与A读写端口低n位与B读写端口仲裁模块（Ⅲ）的地址比较器（13）的地址值相等AE输出端和A读写端口控制模块（Ⅱ）的或门Ⅲ（6）的A端口高n位读信号RDA_21输出端连接，输出端和与门Ⅳ（29）的另一个输入端、与非门Ⅲ（36）的一个输入端连接；

与门Ⅳ（29）的输出端分别和非门Ⅲ（30）的输入端和2n位系统总线的B读写端口忙信号BusyB_2信号线连接；

非门Ⅲ（30）的输出端和与门Ⅴ（31）的一个输入端连接；

与门Ⅴ（31）的另一个输入端与A读写端口低n位和B读写端口仲裁模块（Ⅲ）的与门Ⅲ（20）的B读写端口忙信号BusyB_11输出端连接，输出端与D触发器（32）的CP信号输入端连接；

D触发器（32）的D输入端与A读写端口低n位和B读写端口仲裁模块（Ⅲ）的与门Ⅲ（20）的B读写端口忙信号BusyB_11输出端连接，Q输出端和与门Ⅵ（33）的一个输入端连接；

与门Ⅵ（33）的另一个输入端与A读写端口低n位与B读写端口仲裁模块（Ⅲ）的与门Ⅲ（20）的B读写端口忙信号BusyB_11输出端连接，输出端与2n位系统总线的B读写端口忙信号BusyB_1线连接；

与非门Ⅱ（34）的另一个输入端与A读写端口低n位与B读写端口仲裁模块（Ⅲ）的或门Ⅷ（17）的封锁B端口读写信号BlockB WR_1输出端连接，输出端和或门ⅩⅥ（35）的一个输入端连接；

或门ⅩⅥ（35）的另一个输入端与2n位系统总线的B读写端口读信号RDB线连接，输出端与双口RAM（Ⅰ）的B端口读信号RDB_1输入端连接；

与非门Ⅲ（36）的另外两个输入端分别与A读写端口低n位与B读写端口仲裁模块（Ⅲ）的或门Ⅷ（17）的封锁B端口读写信号BlockB WR_1输出端和或门Ⅸ（18）的封锁B端口写信号BlockB W_1输出端连接，输出端和或门ⅩⅦ（37）的一个输入端连接；

或门ⅩⅦ（37）的另一个输入端与2n位系统总线的B读写端口写信号WRB线连接，输出端与双口RAM（Ⅰ）的B端口写信号WRB_1输入端连接；

上述n位系统可以是n位微处理器应用系统或FPGA的n位应用系统；

上述2n位系统可以是2n位微处理器应用系统或FPGA的2n位应用系统。