CN109388344B - 一种基于带宽扩展交叉编址的双端口sram访问控制系统及方法 - Google Patents

Abstract

本发明公开了一种基于带宽扩展交叉编址的双端口SRAM访问控制系统及方法，系统包括片内存储体、2个片选生成单元、交叉编址访问处理单元、数据对齐控制单元、数据拼接单元和容量可变缓存区，方法包括主机访问控制接口访问方法和多硬件访问控制接口的访问方法。通过片内存储体、数据对齐单元和交叉编址访问单元实现多块双端口SRAM同一时刻的并行访问节省了时间，实现了对片内存储体的紧致存储，达到了对存储空间最高效的利用，避免了同时访问冲突问题，最大化地保证了全系统的高效工作；同时，本发明设计结构简单清晰，控制灵活高效，多设备访问交叉编址通用性强，可变带宽访问便于移植，易于实施，可广泛应用于嵌入式系统芯片及专用集成电路中。

Description

一种基于带宽扩展交叉编址的双端口SRAM访问控制系统及 方法

技术领域

本发明属于集成电路设计领域，涉及一种基于带宽扩展交叉编址的双端口SRAM访问控制系统及方法。

背景技术

近年来，随着半导体技术的飞速发展，对集成电路的规模与性能需求不断提升，在嵌入式系统芯片（SoC）及专用集成电路（ASIC）的设计过程中，通常采用大容量片内SRAM来实现对指令和数据的存储，同时要实现对片内SRAM进行快速高效地访问。基于这样的需求，一般采用设计片内SRAM控制器的方式来完成对SRAM的读写访问。

在目前的设计中，大致有三种控制器设计方法：(1) 针对常用单端口SRAM设计的控制器。该控制器结构较为简单，但通常情况下只能满足单一设备或多设备交错访问，且访问一般为固定带宽，使用灵活性差，工作效率较低。(2) 针对独立双端口SRAM设计的控制器。这种控制器两路端口的访问控制较为独立，双设备访问情况下，无需交错，在同一时刻可通过两路控制接口实现读写访问，但其访问同样为固定带宽，无法适应可变的设备接口，同时针对多设备访问控制灵活性不强，工作效率无法提高。(3) 针对全定制多端口SRAM设计的控制器。由于SRAM存储器每增加一个端口都必须相应增加每个存储单元的字线和位线数量，采用这种SRAM本身会在功耗和面积开销上大大提高。同时控制器结构将繁琐冗余，通常情况下不选用这种方法。因此，如何设计一款灵活高效且控制多变、适应性多样的片内SRAM控制器是提升集成电路工作性能的关键点之一。然而，以上设计的几种片内SRAM访问控制器的结构均未能实现在多设备访问的情况下，协同处理进行带宽适应性扩展的高效访问，目前也没有更优的设计结构。

发明内容

本发明的目的在于克服上述现有技术的缺点，提供一种基于带宽扩展交叉编址的双端口SRAM访问控制系统及方法，既能协同多设备访问进行交叉编址控制，又能对带宽进行适应性扩展，而且还能实现对存储空间的紧致存储，从而提高了访问的高效性及灵活性，同时又能解决现有结构在设计复杂度高、功耗及面积开销大等诸多方面的问题。

为达到上述目的，本发明采用以下技术方案予以实现：

一种基于带宽扩展交叉编址的双端口SRAM访问控制系统，包括多硬件访问控制接口访问控制系统和主机访问控制接口访问控制系统；双端口SRAM的一端口为主机访问控制接口的专用访问端口，另一端口由多个硬件访问控制接口共享；其中，多硬件访问控制接口访问控制系统包括片内存储体、第一片选生成单元、交叉编址访问处理单元、数据对齐控制单元和容量可变缓存区；其中：

片内存储体选用若干个双端口SRAM进行并行组拼，并统一编址；

第一片选生成单元用于根据多个硬件访问控制接口提供的访问地址通过译码产生访问片选；

交叉编址访问处理单元用于对SRAM多个硬件接口共享的端口的访问冲突监测和处理，保证多接口访问的先后顺序；

数据对齐控制单元用于对访问数据进行带宽扩展和数据拼接；

容量可变缓存区用于缓存需要进行带宽扩展的访问数据，便于数据进行带宽扩展。

本发明进一步的改进在于：

主机访问控制接口访问控制系统包括片内存储体、容量可变缓存区、第二片选生成单元和数据拼接单元；其中：

第二片选生成单元用于根据主机访问控制接口提供的访问地址通过译码产生访问片选；

数据拼接单元用于访问数据的位宽匹配控制及数据大小端拼接。

一种基于带宽扩展交叉编址的双端口SRAM访问控制方法，包括主机访问控制接口访问控制方法和多硬件访问控制接口访问控制方法；其中，多硬件访问控制接口访问控制方法包括以下步骤：

步骤1：多硬件访问控制接口发起访问，第一片选生成单元根据多硬件访问控制接口提供的访问地址通过译码产生访问片选，选出进行数据交互的SRAM体；

步骤2：访问数据经过交叉编址访问处理单元进行冲突处理后送至数据对齐控制单元，在数据对齐控制单元进行数据带宽的扩展拼接后缓存至容量可变缓存区；然后缓存至容量可变缓存区的全部访问数据与步骤1中选出的SRAM进行数据交互。

进一步的改进在于：

主机访问控制接口访问控制方法包括以下步骤：

步骤a：主机访问控制接口发起访问，通过第一片选生成单元译码产生访问片选，选出进行数据交互的SRAM体；

步骤b：访问数据通过数据拼接单元进行大小端拼接后直接与步骤a中选出的SRAM体进行数据交互。

步骤1的具体方法为：

第二片选生成单元通过对多硬件访问控制接口提供的访问首地址求余，计算访问首地址对应的SRAM体编号，根据访问扩展位宽后的字节数k，生成对应的一组片选信号ramcsn~ramcsn+k-1，实现多块存储体的并行访问。

步骤2中在数据对齐控制单元进行数据带宽的扩展拼接后缓存至容量可变缓存区的具体方法为：

将编号为n的访问首块SRAM体对应到容量可变缓存区的第一块1Byte缓存区，编号为n+1的SRAM体对应第二块1Byte缓存区，依次类推，直至完成数据对齐控制后，一次性完成数据从SRAM体的读取并存储到容量可变缓存区或数据从容量可变缓存区到SRAM体的写入。

步骤a的具体方法为：

当主机按照8位读写数据访问时，与SRAM位宽匹配，每次访问1块SRAM体，第一片选生成单元通过主机访问控制接口提供的访问首地址Start_addr对0x0A求余计算结果，计算本次访问对应的SRAM编号n，对应编号的SRAM片选ramcsn有效，数据位宽根据BSEL状态选择高/低8位；

当主机按照16位读写数据访问时，每次访问两块SRAM体；第一片选生成单元通过主机访问控制接口提供的访问首地址Start_addr对0x0A求余计算结果，计算本次访问对应的SRAM编号n，对应编号以及下一编号的SRAM片选ramcsn和ramcsn+1有效，同时访问两块SRAM体。

步骤b中访问数据通过数据拼接单元进行大小端拼接的具体方法为：

主机接口字节选择信号BSEL置 00为全16位访问，将数据MDATA[15:0]分为高/低8位，按照高低位关系同时写入两块8位SRAM中，高8位存入低位地址；01为高8位访问，10为低8位访问，将MDATA[15:8]或MDATA[7:0]，按照大端先入原则写入SRAM中，通过BSEL选择实现数据位宽的拼接。

与现有技术相比，本发明具有以下有益效果：

本发明通过多个双端口SRAM并行组拼且统一编址的片内存储体，通过独立控制每块SRAM的片选，可实现多块双端口SRAM同一时刻的并行访问，大大节省了时间开销；存储体容量及双端口SRAM的数量可以根据使用需求灵活选取，以及容量可变缓存区的大小也可以做适应性改变，从而实现了访问带宽的可扩展性，非常好地解决了因带宽不匹配，而带来多次访问SRAM的需求，提高了访问效率。通过数据对齐单元的设计实现了对片内存储体的紧致存储，达到了对存储空间最高效的利用。在多硬件访问控制接口访问的情况下，通过SRAM双端口在时间和空间上的合理分配，对其中一组端口指定访问设备接口，另一组端口采用多设备交叉编址访问策略，通过交叉编址访问处理单元实现对多接口的访问监测，当只有一个接口访问时，可按正常访问进行；当两个接口同时刻访问时，根据优先级判定，按顺序缓存优先级低的访问请求，采用交叉访问机制，完成两接口的先后访问，避免了同时访问冲突问题，最大化地保证了全系统的高效工作。同时，本发明设计结构简单清晰，控制灵活高效，多设备访问交叉编址通用性强，可变带宽访问便于移植，易于实施，可广泛应用于嵌入式系统芯片及专用集成电路中。

附图说明

图1为本发明的带宽扩展交叉编址的双端口SRAM访问控制系统框图；

图2为本发明的主机接口8位数据访问片选生成逻辑结构图；

图3为本发明的主机接口16位数据访问片选生成逻辑结构图；

图4为本发明的主机接口数据拼接示意图；

图5为本发明的多硬件接口访问片选生成逻辑示意图；

图6为本发明的多硬件接口写访问数据对齐控制结构示意图；

图7为本发明的多硬件接口读访问数据对齐控制结构示意图。

具体实施方式

为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。

需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

下面结合附图对本发明做进一步详细描述：

参见图1，本发明基于带宽扩展交叉编址的双端口SRAM访问控制系统，包括第一片选生成单元、第二片选生成单元、交叉编址访问处理单元、数据对齐控制单元、数据拼接控制单元及容量可变缓存区。主机接口通过第二片选生成单元对访问地址的译码，产生对应SRAM体的片选，第二片选生成单元满足SRAM分组个数的译码；数据拼接单元保证8/16位访问的位宽匹配和大小端的正确性，实现主机接口对片内存储体的正确访问。多硬件访问接口1和2通过第一片选生成单元对访问地址的译码，产生对应一组SRAM体的片选，第一片选生成单元也满足SRAM分组个数的译码；交叉编址访问处理单元处理接口1和2的访问冲突，满足多个接口的冲突监测和处理；借助数据对齐控制单元实现对数据带宽的扩展拼接；可变容量缓存区用于缓存需要进行带宽扩展的访问数据，缓存区满足最大扩展数据的缓存需求；借助数据对齐控制单元和容量可变缓存区的配合，保证了带宽扩展后数据访问的正确性。

本发明基于带宽扩展交叉编址的双端口SRAM访问控制方法，主要分为两个部分，（1）多硬件访问控制接口的访问流程。由多硬件访问控制接口1/2发起访问，通过第二片选生成单元产生访问片选，分别依次经过交叉编址访问处理单元、数据对齐控制单元和容量可变缓存区三个单元对数据进行优先级和扩展处理，最终与SRAM实现数据交互。（2）主机访问控制接口访问流程。主机访问控制接口发起访问，第一片选生成单元译码产生片选，经数据拼接单元对访问数据进行大小端拼接，最后与SRAM进行交互。

其次，片内存储体通过选用多个双端口SRAM进行并行组拼，并统一编址。本发明实例中以10块容量为1Kbyte的8位双端口SRAM为访问模型。多硬件访问控制接口访问双端口SRAM体时，需进行冲突监测及冲突规避策略。其中，主机访问接口分配SRAM的一套端口，设计中认为主机访问接口优先级要求较高，因此为该接口分配了专用访问端口，不与其他设备接口复用，消除了该端口的访问冲突问题。多硬件访问控制接口1和2共享另一套端口，接口1和接口2的访问时机是随机的，因此存在两个接口同时可访问冲突的问题。通过交叉编址访问冲突处理单元实现对接口1和接口2的访问监测，某时刻只有一个接口访问，可按正常访问进行；若两个接口同时刻访问，根据优先级判定，按顺序缓存优先级低的访问请求，采用交叉访问机制，完成两接口的先后访问。在保证了访问可靠的前提下，达到了提高访问效率的目的。

第三，多个双端口SRAM体并行排列，组成一组可多存储体同时刻访问的结构，通过采用片选生成逻辑对每个单体SRAM片选信号进行单个独立控制或多个分组控制的策略，完成对单个/多个SRAM体并行访问。主机接口的访问片选生成逻辑，通过访问首地址Start_addr按0x0A求余，求余结果便为访问对应的SRAM体片选。通常主机接口的访问8或16位，通过字节选择为BSEL区分；8位访问时只生成单个SRAM体的片选ramcsn，16位访问需生成连续两个SRAM体的片选ramcsn和ramcsn+1。多硬件访问控制接口1和2访问片选生成逻辑，按照带宽扩展的需求，实现多个SRAM体片选的并发产生，通过访问首地址Start_addr按0x0A求余，求余结果便为访问对应的第一块SRAM体片选ramcsn，根据扩展的带宽大小，以第一块SRAM体片选为起始片选，连续并行产生相对应的多个SRAM体片选ramcsn~ramcsn+k-1，完成对选中的多个SRAM体的一次访问。实例中带宽扩展到80位，每次连续并发产生10个SRAM体片选，完成同时刻多存储体的访问，从而实现访问带宽的灵活扩展，大大提升了访问效率。

最后，考虑到双端口SRAM体选用8位数据位宽，主机接口支持8/16位的访问，需通过数据拼接单元保证访问位宽匹配及数据大小端的正确性。多硬件访问控制接口1和2访问时，为实现提高存储体空间的利用率，实现空间的紧致存储，同时基于扩展后的访问带宽，要保证数据对齐后的可靠性，通过数据对齐控制单元的设计，利用缓存区与SRAM体协调交互的机制，很好的解决了紧致存储和数据可靠性的问题。

参见图2和图3，本发明的主机接口访问片选生逻辑，主机访问包括8/16位，SRAM位宽为8位。当主机按照8位访问时，与SRAM位宽匹配，每次访问1块SRAM体。根据访问首地址Start_addr对0x0A求余计算结果，计算本次访问对应的SRAM编号n，对应编号的SRAM片选ramcsn有效，数据位宽根据BSEL状态选择高/低8位。当主机按照16位读写数据时，每次访问两块SRAM体。根据访问首地址Start_addr对0x0A求余计算结果，计算本次访问对应的SRAM编号n，对应编号以及下一编号的SRAM片选ramcsn和ramcsn+1有效，同时访问两块SRAM体。

参见图4，主机接口数据拼接，主机接口字节选择信号BSEL置 00为全16位访问，将数据MDATA[15:0]分为高/低8位，按照高低位关系同时写入两块8位SRAM中，高8位存入低位地址；01为高8位访问，10为低8位访问，将MDATA[15:8]或MDATA[7:0]按照大端先入原则写入SRAM中，通过BSEL选择实现数据位宽的拼接。

参见图5，硬件接口访问片选生逻辑，硬件接口访问SRAM最小访问单元为1Byte，多个单元为一组。通过对硬件接口访问首地址求余，计算访问首地址对应的SRAM体编号，根据访问扩展位宽后的字节数k，生成对应的一组片选信号ramcsn~ramcsn+k-1，实现多块存储体的并行访问。

参见图6，硬件接口写访问数据对齐存控制，可满足访问带宽扩展后紧致存储的要求。其中，n为访问首块SRAM地址指向，将第一行第一块1Byte缓存区对应到首块访问的SRAM体，第一行第二块1Byte缓存区对应n+1块SRAM，依次类推，完成数据对齐控制后，一次性完成数据从缓存区到SRAM体的写入。

参见图7，硬件接口读访问数据对齐控制结构，其中，n为访问首块SRAM地址指向，将该地址的SRAM体对应到第一行第一块1Byte缓存区，n+1块SRAM对应第一行第二块1Byte缓存区，依次类推，完成数据对齐控制后，一次性完成数据从SRAM体的读取并存储到缓存区。

实施例

本发明已成功应用于一款兼容FlexRay 2.1A协议的车载FlexRay控制电路中。该电路使用本发明中带宽扩展交叉编址的双端口SRAM访问控制结构，实现了一路主机接口以及两路硬件接口对片内6K容量的8位双端口SRAM的访问控制。保证了FlexRay控制电路双通道硬件收发数据的高效存储和主机接口的灵活访问，有效避免了双通道收发访问冲突，实现片内空间的对大化利用。该FlexRay控制电路已完成装车测试，性能功能均能满足使用要求。

另外，某款基于国产化坦克车需求研制的高性能FlexRay型MCU电路设计也采用了本发明结构。采用单主机和双硬件接口访问8K容量16位双端口SRAM的模式，通过本发明设计结构，提高了设计灵活性，降低了设计复杂度。该结构已经集成到该MCU芯片内。

以上内容仅为说明本发明的技术思想，不能以此限定本发明的保护范围，凡是按照本发明提出的技术思想，在技术方案基础上所做的任何改动，均落入本发明权利要求书的保护范围之内。

Claims (8)

1.一种基于带宽扩展交叉编址的双端口SRAM访问控制系统，其特征在于，包括多个硬件访问控制接口访问控制系统和主机访问控制接口访问控制系统；双端口SRAM的一端口为主机访问控制接口的专用访问端口，另一端口由多个硬件访问控制接口共享；其中，多个硬件访问控制接口访问控制系统包括片内存储体、第一片选生成单元、交叉编址访问处理单元、数据对齐控制单元和容量可变缓存区；其中：

片内存储体选用若干个双端口SRAM进行并行组拼，并统一编址；

第一片选生成单元用于根据多个硬件访问控制接口提供的访问地址通过译码产生访问片选；

交叉编址访问处理单元用于对SRAM多个硬件访问控制接口共享的端口的访问冲突监测和处理，保证多接口访问的先后顺序；

数据对齐控制单元用于对访问数据进行带宽扩展和数据拼接；

容量可变缓存区用于缓存需要进行带宽扩展的访问数据，便于数据进行带宽扩展。

2.根据权利要求1所述的基于带宽扩展交叉编址的双端口SRAM访问控制系统，其特征在于，主机访问控制接口访问控制系统包括片内存储体、容量可变缓存区、第二片选生成单元和数据拼接单元；其中：

第二片选生成单元用于根据主机访问控制接口提供的访问地址通过译码产生访问片选；

数据拼接单元用于访问数据的位宽匹配控制及数据大小端拼接。

3.一种基于权利要求1所述系统的双端口SRAM访问控制方法，其特征在于，包括主机访问控制接口访问控制方法和多个硬件访问控制接口访问控制方法；其中，多个硬件访问控制接口访问控制方法包括以下步骤：

步骤1：多个硬件访问控制接口发起访问，第一片选生成单元根据多个硬件访问控制接口提供的访问地址通过译码产生访问片选，选出进行数据交互的SRAM体；

步骤2：访问数据经过交叉编址访问处理单元进行冲突处理后送至数据对齐控制单元，在数据对齐控制单元进行数据带宽的扩展拼接后缓存至容量可变缓存区；然后缓存至容量可变缓存区的全部访问数据与步骤1中选出的SRAM体进行数据交互。

4.根据权利要求3所述的双端口SRAM访问控制方法，其特征在于，主机访问控制接口访问控制方法包括以下步骤：

步骤a：主机访问控制接口发起访问，通过第二片选生成单元译码产生访问片选，选出进行数据交互的SRAM体；

步骤b：访问数据通过数据拼接单元进行大小端拼接后直接与步骤a中选出的SRAM体进行数据交互。

5.根据权利要求3所述的双端口SRAM访问控制方法，其特征在于，所述步骤1的具体方法为：

第一片选生成单元通过对多个硬件访问控制接口提供的访问首地址求余，计算访问首地址对应的SRAM体编号，根据访问扩展位宽后的字节数k，生成对应的一组片选信号ramcsn~ramcsn+k-1，实现多块存储体的并行访问。

6.根据权利要求3所述的双端口SRAM访问控制方法，其特征在于，所述步骤2中在数据对齐控制单元进行数据带宽的扩展拼接后缓存至容量可变缓存区的具体方法为：

将编号为n的访问首块SRAM体对应到容量可变缓存区的第一块1Byte缓存区，编号为n+1的SRAM体对应第二块1Byte缓存区，依次类推，直至完成数据对齐控制后，一次性完成数据从SRAM体的读取并存储到容量可变缓存区或数据从容量可变缓存区到SRAM体的写入。

7.根据权利要求4所述的双端口SRAM访问控制方法，其特征在于，所述步骤a的具体方法为：

当主机按照8位读写数据访问时，与SRAM位宽匹配，每次访问1块SRAM体，第二片选生成单元通过主机访问控制接口提供的访问首地址Start_addr对0x0A求余计算结果，计算本次访问对应的SRAM编号n，对应编号的SRAM片选ramcsn有效，数据位宽根据BSEL状态选择高/低8位；

当主机按照16位读写数据访问时，每次访问两块SRAM体；第一片选生成单元通过主机访问控制接口提供的访问首地址Start_addr对0x0A求余计算结果，计算本次访问对应的SRAM编号n，对应编号以及下一编号的SRAM片选ramcsn和ramcsn+1有效，同时访问两块SRAM体。

8.根据权利要求4所述的双端口SRAM访问控制方法，其特征在于，所述步骤b中访问数据通过数据拼接单元进行大小端拼接的具体方法为：

主机接口字节选择信号BSEL置 00为全16位访问，将数据MDATA[15:0]分为高/低8位，按照高低位关系同时写入两块8位SRAM中，高8位存入低位地址；01为高8位访问，10为低8位访问，将MDATA[15:8]或MDATA[7:0]，按照大端先入原则写入SRAM中，通过BSEL选择实现数据位宽的拼接。

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