CN102812797B - 一种基于fpga的通用化信号处理平台 - Google Patents

Abstract

提供一种基于可编程门阵列(FPGA)的通用化信号处理平台，包括：平台计算单元，包括4片600万门级FPGA；相邻计算单元FPGA有2条16bit低电压差分的数据链路；32bit低电压晶体管到晶体管逻辑的双向数据通道；接口控制单元；闪存，用于固化计算单元FPGA程序；程序存储器，用于固化接口控制单元FPGA程序；1个64bit/66MHz PCI接口；以及3条低电压晶体管到晶体管逻辑的双向数据通道。

Description

一种基于FPGA的通用化信号处理平台

技术领域

本发明涉及一种基于FPGA的信号处理平台，具体地说，本发明涉及一种基于FPGA的通用化信号处理平台。

背景技术

FPGA是现场可编程门阵列，它是在(PAL)、(GAL)、(PLD)等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的，既解决了定制电路灵活性的不足，又克服了原有可编程器件门电路数量有限的缺点。FPGA的使用非常灵活，同一片FPGA通过不同的编程数据可以产生不同的电路功能。FPGA采用了逻辑单元阵列(LCA)这样一个新概念，内部包括可配置逻辑模块(CLB)、输入输出模块(IOB)和内部连线三个部分。FPGA的基本特点主要有：采用FPGA设计ASIC电路，用户不需要投片生产，就能得到适合用的芯片；FPGA可做其它全定制或半定制ASIC电路的中试样片；FPGA内部有丰富的触发器和I/O引脚；FPGA是ASIC电路中设计周期最短、开发费用最低、风险最小的器件之一；FPGA采用高速CHMOS工艺，功耗低，可以与CMOS、TTL电平兼容。

FPGA芯片是小批量系统提高系统集成度、可靠性的最佳选择之一。集成电路技术的发展趋势，是把整个系统集成到一个芯片上去，这种芯片称为片上系统。现在的高端FPGA芯片内除了丰富的可编程逻辑资源以外，还包括了高速的处理器核、处理器软核、DSP模块、大量的存储器资源、高速串行收发器模块、系统时钟管理器、多标准输入输出接口模块等。FPGA比起当今的超大规模集成电路来说，无论是集成规模还是运行频率都有了长足的发展。FPGA有可能在将来代替传统的计算机中的CPU，实现一个能够提供高速、多任务并行处理、方便升级的计算机的中央处理器。

通用化信号处理平台是指基于国际标准板形及接口的，能够完成多种不同的信号处理工作的硬件平台。在传统技术中，信号处理平台可由数字信号处理器(DSP)组成并担任主要的信号处理任务。FPGA往往用于数据的接口以及数字逻辑设计，但随着FPGA的发展，它不仅在速度上能满足数字信号处理的要求，而且可编程资源也大大增加，在系统集成方面也能满足需要，从而提高了系统的灵活性和适应性。因此基于FPGA构建信号处理平台能够提供比专用DSP器件更高的系统速度和更加通用化的解决方案。

发明内容

本发明的目的提供一种基于FPGA的通用化信号处理平台，包括：平台计算单元，包括4片600万门级FPGA，其中，4片FPGA之间两两连接4条通用输入/输出信号；每片计算单元FPGA外接512MB DDR SDRAM；2条16bit低电压差分的数据链路，分别将4片FPGA两两连接为一个双向环路，用于内部数据交换；1条32bit低电压晶体管到晶体管逻辑的双向数据通道，将4片FPGA连接为一个开放式菊花链，用于数据传输；闪存，用于固化平台计算单元的FPGA程序；接口控制单元，包括1片200万门级FPGA，用于管理闪存，其中，接口控制单元与平台计算单元的各个FPGA之间连接4条通用输入/输出信号，接口控制单元有10条线连接到J3和J5，作为对外的同步信号，对板内给出两条总线，分别是配置总线和控制总线，所述配置总线为一个8bit数据流接口，与各个FPGA的配置端口连接，所述控制总线为一个16bit数据16bit地址的可寻址总线；程序存储器，用于固化接口控制单元的程序；1个64bit/66MHzPCI接口，通过接口控制单元实现，计算机通过PCI接口与各个计算单元FPGA交换数据和参数，实施计算机对计算单元FPGA的程序加载；以及3条低电压晶体管到晶体管逻辑的双向数据通道，通过CPCI总线接口的J3、J4、J5连接到板外，其中，平台计算单元的4片FPGA，接口控制单元和接口控制单元的程序存储器有JTAG接口，对外提供2个JTAG接口，平台计算单元的4片FPGA串接占用一个；接口控制单元和接口控制单元的程序存储器串接占用一个，JTAG接口与平台计算单元和接口控制单元之间通过驱动芯片连接。

附图说明

通过下面结合附图进行的详细描述，本发明的上述和其它目的和特点将会变得更加清楚，其中：

图1是根据本发明的示例性实施例的基于FPGA的通用化信号处理平台的整体结构；

图2示出根据本发明的示例性实施例的通用化信号处理平台的各片计算单元FPGA之间的LVDS数据链路连接关系；

图3示出根据本发明的示例性实施例的通用化信号处理平台的LVTTL数据输入/输出(I/O)和分发接口；

图4示出根据本发明的示例性实施例的通用化信号处理平台的通用输入/输出(GPIO)的分配情况；

图5示出根据本发明的示例性实施例的通用化信号处理平台的平台控制、配置模式的示图；

图6示出根据本发明的示例性实施例的通用化信号处理平台的JTAG接口的示图；

图7示出根据本发明的示例性实施例的通用化信号处理平台的时钟的示图；

图8示出根据本发明的示例性实施例的通用化信号处理平台的复位系统的示图；

图9示出根据本发明的示例性实施例的通用化信号处理平台的指示灯的示图；

图10示出示出根据本发明的示例性实施例的通用化信号处理平台的接口控制单元内部逻辑的示图。

具体实施方式

参照下面结合附图对示例性实施例的详细描述，本发明的优点和特点以及实现的方法可更容易地理解。

图1是根据本发明的示例性实施例的基于FPGA的通用化信号处理平台的整体结构。

参照图1，本发明的基于FPGA的通用化信号处理平台包括：平台计算单元，包括4片600万门级FPGA，在本发明的示例性实施例中可以采用XC2V6000FPGA；每片计算单元FPGA外接512MB DDR SDRAM，访问速度为1280MB/s@80MHz；2条16bit LVDS数据链路，将4片FPGA两两连接为一个双向环路，用于内部数据交换，并且单向传输速度为640MB/s；1条32bit LVTTL双向数据通道，将4片FPGA连接为一个开放式菊花链，用于数据传输，单向传输速度为320MB/s；1个256Mbit闪存(Flash ROM)，用于固化计算单元FPGA程序；接口控制单元，包括1片200万门级FPGA，在本发明的示例性实施例中可以采用XC2VP20FPGA，接口控制单元管理闪存；1片16Mbit的程序存储器(PROM)用于固化接口控制单元的程序；1个64bit/66MHz PCI接口，通过接口控制单元FPGA实现，计算机通过PCI接口可以与各个计算单元FPGA交换数据和参数，也可以实施计算机对计算单元FPGA的程序加载；以及3条LVTTL双向数据通道，通过CPCI总线接口的J3、J4、J5连接到板外，总数据宽度达到128bit，传输速度为640MB/s。

下面将更加详细地描述各个组成部分。

图2示出根据本发明的示例性实施例的各片计算单元FPGA之间的LVDS数据链路连接关系。

如图2所示，各片计算单元FPGA之间的内部互联采用基于LVDS的高速数据通路。FPGA 1和FPGA2、FPGA2和FPGA 3、FPGA3和FPGA4、FPGA4和FPGA 1之间各有两条16bit单向LVDS通路，形成一个全双向环路，所述LVDS是低电压差分信号传输，它是一种满足当今高性能数据传输应用的新型技术。每个LVDS通道包含18对差分信号，其中，1对差分信号是1bit。18对差分信号包括：16bit数据、1bit帧同步信号和1bit时钟信号。

这样的16bit差分接口，最大传输时钟可以达到320MHz DDR，对应的传输率达到1280MB/s。

由于FPGA是可编程器件，因此用户也可以重新定义这18对差分信号线的逻辑作用。

图3示出根据本发明的示例性实施例的平台的LVTTL数据I/O和分发接口。

平台的数据I/O和分发接口采用开放式双向菊花链结构，接口电平采用LVTTL单端信号。如图3所示，FPGA 1至FPGA 4通过一个32bit双向接口串联起来，链的头尾(FPGA 1和FPGA 4)，各有两个端口连接到板外。FPGA 1的一个32bit端口连接到J3，另一个连接到接口控制单元。FPGA 4的一个32bit端口连接到J5，另一个64bit端口连接到J4。

每个32bit数据传输端口的逻辑设计基于前面板数据端口(FPDP)总线传输标准，每个32bit数据传输端口包含35条信号线。所述35条信号线包括：32bit数据线、帧同步、数据有效标志、时钟。

这些LVTTL单端信号，在板内预计可以运行在80MHz时钟上，对外可运行在40MHz时钟上，所以每个32bit接口的传输率预计为320MB/s，对外接口通过数据线宽度的扩展，也能达到此性能(甚至更高)。

由于FPGA是可编程器件，因此用户也可以重新定义这些LVTTL数据I/O信号线的逻辑作用。

图4示出根据本发明的示例性实施例的通用I/O(GPIO)的分配情况。

通用I/O(GPIO)可供各个芯片之间传递一些简单信息或者同步等用。板上的GPIO连接关系如图4所示。平台计算单元的4片FPGA之间两两连接4条线。各个FPGA与接口控制单元之间连接4条线。接口控制单元另有10条线连接到J3和J5，作为对外的同步信号。

由于是简单的硬件连线，所以GPIO信号的方向是可以由用户自定义的，在本发明的示例性实施例中，方向定义如下：

FPGA1、FPGA2、FPGA3和FPGA4之间的互联，2条正向2条反向；

FPGA1、FPGA2、FPGA3、FPGA4与接口控制单元之间的连接，接口控制单元全部取输入；

接口控制单元到J3/J5的，5条输入5条输出。

图5示出根据本发明的示例性实施例的通用化信号处理平台的平台控制、配置模式的示图。

如图5所示，接口控制单元对板内给出两条总线，分别是配置总线和控制总线。

配置总线为一个8bit数据流接口，与各个FPGA的配置端口连接，接口控制单元可以通过该总线任意配置平台计算单元的各个FPGA的内部程序。配置用的程序码可以来自PCI总线，也可以来自板上的256Mbit FlashROM。每片计算单元FPGA的配置数据量约为21Mbit，所以板上Flash中最多可以存储12个版本的FPGA程序用于动态配置。配置总线时钟频率为40MHz，相应的程序更换耗时约为66ms。配置总线的操作方式对用户透明。

控制总线为一个16bit数据16bit地址的可寻址总线，在适当的FPGA程序配合下，接口控制单元可以通过这个总线读写平台计算单元的各个FPGA内的用户自定义寄存器，进而实现参数设置和监控等功能。

图6示出根据本发明的示例性实施例的通用化信号处理平台的连接测试(JTAG)接口的示图。

如图6所示，JTAG接口用来供用户在调试阶段下载各个FPGA的程序。板上一共有6个芯片需要JTAG接口，分别是：平台计算单元的4片FPGA，接口控制单元，接口控制单元的程序存储器。其中，接口控制单元和接口控制单元的程序存储器中的程序是固化的，用户无需修改。

板上对外提供2个JTAG接口。平台计算单元的4片FPGA串接占用一个；接口控制单元和接口控制单元的程序存储器串接占用一个。JTAG接口与FPGA芯片之间通过驱动芯片连接。如图所示。图中跳线的作用是：当FPGA2和FPGA3不焊接上时，也能保证JTAG的串联关系。注意，FPGA2和FPGA3存在时，不能安装跳线。

图7示出根据本发明的示例性实施例的通用化信号处理平台的时钟的示图。

如图7所示，平台计算单元的4片FPGA和接口控制单元共享同一个高速时钟，此时钟由板内或板外时钟源经倍频后得到。倍频系数可以是4、6或者8，通过跳线设置。

内外时钟源通过跳线选择。外时钟输入来自J3/J5。本地时钟经过缓冲后也可输送到板外。

设计的时钟频率为：晶振40MHz(可更换晶振)，8倍频至320MHz送给平台计算单元的各个FPGA。如果各个FPGA内部如果需要低速时钟，可以用片内的DCM分频得到。

各个FPGA外挂DDR SDRAM的时钟由FPGA负责输出，预计频率为80MHz或更高。

接口控制单元除了得到板内高速时钟外，还能从PCI接口得到PCI总线时钟(33或66MHz)。

图8示出根据本发明的示例性实施例的通用化信号处理平台的复位系统的示图。

如图8所示，平台一共有4个复位源：手动复位，手动复位按钮；上电复位，平台上电后，由复位芯片输出复位脉冲；PCI复位，PCI总线上的硬复位信号；和软复位，外部PCI设备写接口控制单元内部寄存器，实现复位。

上述复位信号都注入到接口控制单元中，平台计算单元的4片FPGA的复位信号则由接口控制单元分别给出。接口控制单元作为平台上的主控单元，可以在任何需要的时候复位任意一片FPGA。

对于FPGA而言，其复位逻辑也是程序逻辑的一部分，所以用户完全可以重新定义其他GPIO信号作为复位信号。

图9示出根据本发明的示例性实施例的通用化信号处理平台的指示灯的示图。

如图9所示，平台上共设置21个LED指示灯，全部放置在前面板。平台计算单元的4片FPGA和接口控制单元各驱动其中的4个LED指示灯，高电平亮。剩下一个由5v电源驱动。

图10示出示出根据本发明的示例性实施例的通用化信号处理平台的接口控制单元的示图。

平台上主要的用户逻辑(处理和运算)都是由平台计算单元的4片FPGA完成的，而从底层控制的角度看，与PCI连接的接口控制单元则是平台的真正核心。

接口控制单元内的逻辑是固定的，一般情况下用户无需修改。程序结构如图10所示。

接口控制单元内包含下列模块：PCI核(PCI Core)，负责将内部逻辑转换到PCI总线上，通过这个模块，内部逻辑可以主动访问PCI总线，PCI总线也可访问内部逻辑；PCI从模式通道(Target Channel)，将来自PCI Core的从模式访问映射到片内的各个其他模块，PCI从模式可以进行的操作有：读写Flash、加载平台计算单元的4片FPGA程序、通过控制总线访问4片FPGA、读写片内参数寄存器；PCI主模式通道(Master Channel)，这是一个双向DMA通道，利用PCI Core的主模式能力，在FPDP接口与PCI Core之间批量搬移数据，传输方向、长度、地址等等均由参数寄存器控制；Flash管理模块(Flash Manage)，负责读写外部FlashROM中的数据，这是一个从动模块，具有一个双向接口和一个单向接口。双向接口面向Target Channel，可以对FlashROM进行读取或者烧写，单向接口面向流程控制器(Flow Controller)，Flow Controller读取FlashROM中的数据对外部FPGA进行配置操作；流程控制器(Flow Controller)，这部分的核心功能是控制4片FPGA的运行，包括：配置程序、给出复位信号、设置或者读取GPIO信息，配置程序的代码可以从Flash Manage中读取，也可以来自Target Channel；控制总线(Control Bus)，操作16bit控制总线，读写4片FPGA内设置的参数寄存器；以及FPDP，与FPGA 1的数据I/O口交换接口。

根据本发明的示例性实施例的通用化信号处理平台可以调用预先封装好的各个I/O接口模块。这些I/O模块包括：LVDS发送模块、LVDS接受模块、FPDP收发模块、SDRAM控制器和控制总线接口模块。

在具体的应用程序中，某些接口如果无用，则可以不予调用。用户也可以根据FPGA的I/O分配自己编写这些模块。

除此之外，每个FPGA还包括下列外围环境：一个由两条输入信号线构成的ID号，FPGA1～4的ID号分别设置为00、01、10、11。用户逻辑可以由ID号判别自身的位置。

在通用计算机端提供一个对平台进行操作的编程接口，从而实现了通用计算机对FPGA处理平台的控制。

Claims (11)

1.一种基于FPGA的通用化信号处理平台，包括：

平台计算单元，包括4片600万门级FPGA，其中，4片FPGA之间两两连接4条通用输入/输出信号；

每片计算单元FPGA外接512MB DDR SDRAM；

16bit低电压差分的数据链路，分别将4片FPGA两两连接为一个双向环路，用于内部数据交换；

32bit低电压晶体管到晶体管逻辑的双向数据通道，将4片FPGA连接为一个开放式菊花链，用于数据传输；

闪存，用于固化平台计算单元的FPGA程序；

程序存储器，用于固化接口控制单元的程序；

接口控制单元，包括1片200万门级FPGA，用于管理闪存，其中，接口控制单元与平台计算单元的各个FPGA之间连接4条通用输入/输出信号，接口控制单元有10条线连接到J3和J5，作为对外的同步信号，对板内给出两条总线，分别是配置总线和控制总线，所述配置总线为一个8bit数据流接口，与各个FPGA的配置端口连接，所述控制总线为一个16bit数据16bit地址的可寻址总线；

1个64bit/66MHz PCI接口，通过接口控制单元实现，计算机通过PCI接口与各个计算单元FPGA交换数据和参数，实施计算机对计算单元FPGA的程序加载；

3条低电压晶体管到晶体管逻辑的双向数据通道，通过CPCI总线接口的J3、J4、J5连接到板外，其中，平台计算单元的4片FPGA，接口控制单元和接口控制单元的程序存储器有JTAG接口，对外提供2个JTAG接口，平台计算单元的4片FPGA串接占用一个；接口控制单元和接口控制单元的程序存储器串接占用一个，JTAG接口与平台计算单元和接口控制单元之间通过驱动芯片连接。

2.如权利要求1所述的通用化信号处理平台，其特征在于：第一FPGA、第二FPGA、第三FPGA和第四FPGA之间的通用输入/输出连接关系为2条正向2条反向。

3.如权利要求1所述的通用化信号处理平台，其特征在于：平台计算单元的第一FPGA、第二FPGA、第三FPGA、第四FPGA与接口控制单元之间的通用输入/输出连接关系为接口控制单元全部取输入。

4.如权利要求1所述的通用化信号处理平台，其特征在于：接口控制单元到J3和J5的通用输入/输出连接关系为5条输入5条输出。

5.如权利要求1所述的通用化信号处理平台，其特征在于：通用化信号处理平台的4片FPGA和接口控制单元共享同一个高速时钟，所述时钟由板内或板外时钟源经倍频后得到。

6.如权利要求5所述的通用化信号处理平台，其特征在于：倍频系数可以是4、6或者8，通过跳线设置。

7.如权利要求6所述的通用化信号处理平台，其特征在于：板内时钟源和板外时钟源都通过跳线选择。

8.如权利要求6所述的通用化信号处理平台，其特征在于：板外时钟源输入来自3/J5。

9.如权利要求1所述的通用化信号处理平台，其特征在于：通用化信号处理平台一共有4个复位源：手动复位、上电复位、PCI复位和软复位。

10.如权利要求1所述的通用化信号处理平台，其特征在于：通用化信号处理平台上共设置21个LED指示灯。

11.如权利要求1所述的通用化信号处理平台，其特征在于：接口控制单元包含：

PCI核，负责将内部逻辑转换到PCI总线上，通过这个模块，内部逻辑可以主动访问PCI总线，PCI总线也可访问内部逻辑；

PCI从模式通道，将来自PCI核的从模式访问映射到片内的各个其他模块；

PCI主模式通道，双向DMA通道，利用PCI核的主模式能力，在FPDP接口与PCI核之间批量搬移数据；

闪存管理模块，从动模块，负责读写外部闪存中的数据，具有一个双向接口和一个单向接口，其中，双向接口面向PCI从模式通道，对闪存进行读取或者烧写，单向接口面向流程控制器，流程控制器读取闪存中的数据对外部前面板数据端口进行配置操作；

流程控制器，核心功能是控制4片FPGA的运行；

前面板数据端口，与第一FPGA的数据输入/输出口交换接口。

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