CN114281737A - 一种基于cpci架构和fpga的信号处理平台 - Google Patents
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Abstract
本发明公开了一种基于CPCI架构和FPGA的信号处理平台，包括板卡，所述板卡上搭载三片FPGA芯片、CPCI连接器，所述CPCI连接器包括J1接口、J2接口和J3接口，三片所述FPGA芯片分别为FPGA1、FPGA2和FPGA3，所述FPGA1通过PCIE_x4总线与J3接口连接，所述FPGA2通过PCIE_x4总线与J2接口连接，所述FPGA3通过PCIE_x4总线与J1接口连接，每两片FPGA之间通过1组4X_AURORA和12对LVDS连接。本发明通用性更强、对外接口更丰富，可扩展的功能更加丰富，可满足CPCI架构的多种项目需求，是一种通用的信号处理平台。
Description
技术领域
本发明属于信号处理领域，具体涉及一种基于CPCI架构和FPGA的信号处理平台。
背景技术
随着时代的发展，信号处理平台也在不停地更新换代，尤其是在雷达、航天和航空等领域，日益增长的需求对现有平台的运算资源、传输速率等都提出了更高的要求。本发明提出了一种基于CPCI架构和FPGA的信号处理平台，板卡基于CPCI标准结构和接口进行设计，板上搭载2片XC7K401T系列FPGA和1片XC7Z100系列FPGA完成信号处理与高速数据传输，板卡上具备2个FMC扩展接口，可搭配FMC子卡进行功能扩展。板卡适配标准CPCI机箱，具有通用性强、信号处理资源丰富、信号传输速率高等优点。
发明内容
本发明目的在于提供一种基于CPCI架构和FPGA的信号处理平台，适配现有的CPCI标准架构，设计一种通用信号处理平台，满足多种项目信号采集处理传输的需求。
为了解决现有技术存在的上述问题，本发明所采用的技术方案为：
一种基于CPCI架构和FPGA的信号处理平台，包括板卡，所述板卡上搭载三片FPGA芯片、CPCI连接器，所述CPCI连接器包括J1接口、J2接口和J3接口，三片所述FPGA芯片分别为FPGA1、FPGA2和FPGA3，所述FPGA1通过PCIE_x4总线与J3接口连接，所述FPGA2通过PCIE_x4总线与J2接口连接，所述FPGA3通过PCIE_x4总线与J1接口连接，每两片FPGA之间通过1组4X_AURORA和12对LVDS连接。
进一步的，所述CPCI连接器还包括CPCI-J1接口、CPCI-J2接口和CPCI-J3接口，三片所述FPGA均通过接口转换芯片与CPCI-J3接口连接。
进一步的，还包括PCI芯片和两片FLASH芯片，所述FPGA3与PCI芯片连接，所述PCI芯片与CPCI-J1接口连接，两片所述FLASH芯片与FPGA3连接。
进一步的，所述FPGA1、FPGA2为XC7K401T、所述FPGA3为XC7Z100，三片所述FPGA均外挂DDR3芯片。实现数据高速缓存功能。
进一步的，所述FPGA3外接PCI9056实现PCI接口，按照CPCI标准线序连接。
进一步的，所述FMC分别为FMC1和FMC2，FPGA1与FMC1之间连接有60对LVDS，每10对为一组，每组内包含1对SRCC和1对MRCC，其他8对LVDS为普通IO对，一个BANK内两组，三个BANK共6组，共60对LVDS，FPGA2与FMC2之间连接有60对LVDS，每10对为一组，每组内包含1对SRCC和1对MRCC，其他8对LVDS为普通IO对，一个BANK内两组，三个BANK共6组，共60对LVDS。
进一步的，FMC1电源设计与开发板设计一致，同时添加模拟3.3V和1.8V供电，3.3V设计为AD采样时钟BUFFER供电，1.8V为可调输出电压设计，默认设计为1.8V。
进一步的，FMC2电源设计与开发板设计一致，同时添加模拟3.3V和1.8V供电，3.3V设计为AD采样时钟BUFFER供电。
进一步的，电源输入为1个12V数字电源、1个5V数字电源、1个3.3V模拟电源，FPGA1,FPGA2,FPGA3，板卡为FMC子卡提供+12V,+3.3V,+1.8V电源。
本发明的有益效果为：板卡采用了2个K7和1个Z7的芯片配置，提高了信号处理的资源，可完成更复杂的算法，Z7系列芯片搭载的ARM架构也可以满足嵌入式应用的需求，板卡具有丰富的对外接口，可以满足多种形式的数据传输方式，板卡具有FMC扩展接口，可以进行功能扩展。通用性更强、对外接口更丰富，可扩展的功能更加丰富，可满足CPCI架构的多种项目需求，是一种通用的信号处理平台。
附图说明
图1为本发明中板卡电路连接示意图；
图2为本发明中板卡电源连接示意图。
具体实施方式
下面结合附图及附图标记对本发明作进一步阐述。
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。
因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。
在本发明实施例的描述中，术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
在本发明实施例的描述中，“多个”代表至少2个。
在本发明实施例的描述中，还需要说明的是，除非另有明确的规定和限定，若出现术语“设置”、“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
以下结合附图对本发明的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本发明，并不用于限制本发明。
实施例1：
如图1和2所示，一种基于CPCI架构和FPGA的信号处理平台，包括板卡，所述板卡上搭载三片FPGA芯片、CPCI连接器，所述CPCI连接器包括J1接口、J2接口和J3接口，三片所述FPGA芯片分别为FPGA1、FPGA2和FPGA3，所述FPGA1通过PCIE_x4总线与J3接口连接，所述FPGA2通过PCIE_x4总线与J2接口连接，所述FPGA3通过PCIE_x4总线与J1接口连接，所述J1-J3接口连接PCIEx4，4X_AURORA分别接到三片FPGA作为板卡对外高速数据传输链路，每两片FPGA之间通过1组4X_AURORA和12对LVDS连接，作为片间数据传输链路。
所述CPCI连接器还包括CPCI-J1接口、CPCI-J2接口和CPCI-J3接口，三片所述FPGA均通过接口转换芯片与CPCI-J3接口连接。
还包括PCI芯片和两片FLASH芯片，所述FPGA3与PCI芯片连接，所述PCI芯片与CPCI-J1接口连接，两片所述FLASH芯片与FPGA3连接,两片所述FLASH芯片分别为QSPIFLASH芯片和K7FLASH芯片，Flash芯片容量为32MB，可用于程序和数据的存储。
所述FPGA1、FPGA2采用型号为XC7K401T的Xilinx公司的K7系列FPGA芯片、所述FPGA3采用型号为XC7Z100的Xilinx公司的Z7系列FPGA芯片，三片所述FPGA均外挂DDR3芯片，实现数据高速缓存功能,三片FPGA芯片分别外挂2片容量为1GB的DDR3SDRAM，可实现共6GB的大容量数据缓存能力；每片DSP芯片的DDR3接口速率为1.6Gbps，位宽为64bits，理论的访问带宽为12.8GB/s，存储器访问速度非常高。
所述FPGA3外接PCI9056实现PCI接口，按照CPCI标准线序连接。
所述FMC分别为FMC1和FMC2，FPGA1与FMC1之间连接有60对LVDS，每10对为一组，每组内包含1对SRCC和1对MRCC，其他8对LVDS为普通IO对，所述一个BANK内两组，三个BANK共6组，共60对LVDS。
FPGA2与FMC2之间连接有60对LVDS，每10对为一组，每组内包含1对SRCC和1对MRCC，其他8对LVDS为普通IO对，一个BANK内两组，三个BANK共6组，共60对LVDS。
FMC1电源设计与开发板设计一致，同时添加模拟3.3V和1.8V供电，3.3V设计为AD采样时钟BUFFER供电，1.8V为可调输出电压设计，默认设计为1.8V。
FMC2电源设计与开发板设计一致，同时添加模拟3.3V和1.8V供电，3.3V设计为AD采样时钟BUFFER供电，1.8V为可调输出电压设计，默认设计为1.8V。
FPGA1与CPCI-J3之间设计8对LVDS。
FPGA2与CPCI-J3之间设计8对LVDS，设计4组RS422与2组RS232信号，通过接口转换芯片连接。
FPGA3的PL端与CPCI-J3之间设计6对LVDS，PS端与CPCI-J3之间设计一组UART和2组SPI。
电源输入为1个12V数字电源、1个5V数字电源、1个3.3V模拟电源，FPGA1、FPGA2、FPGA3由1片LTM4630/36A供电，板卡为FMC子卡提供+12V,+3.3V,+1.8V电源。
本发明不局限于上述可选实施方式，任何人在本发明的启示下都可得出其他各种形式的产品，但不论在其形状或结构上作任何变化，凡是落入本发明权利要求界定范围内的技术方案，均落在本发明的保护范围之内。
Claims (9)
1.一种基于CPCI架构和FPGA的信号处理平台，其特征在于：包括板卡，所述板卡上搭载三片FPGA芯片、CPCI连接器，所述CPCI连接器包括J1接口、J2接口和J3接口，三片所述FPGA芯片分别为FPGA1、FPGA2和FPGA3，所述FPGA1通过PCIE_x4总线与J3接口连接，所述FPGA2通过PCIE_x4总线与J2接口连接，所述FPGA3通过PCIE_x4总线与J1接口连接，每两片FPGA之间通过1组4X_AURORA和12对LVDS连接。
2.根据权利要求1所述的基于CPCI架构和FPGA的信号处理平台，其特征在于：所述CPCI连接器还包括CPCI-J1接口、CPCI-J2接口和CPCI-J3接口，三片所述FPGA均通过接口转换芯片与CPCI-J3接口连接。
3.根据权利要求2所述的基于CPCI架构和FPGA的信号处理平台，其特征在于：还包括PCI芯片和两片FLASH芯片，所述FPGA3与PCI芯片连接，所述PCI芯片与CPCI-J1接口连接，两片所述FLASH芯片与FPGA3连接。
4.根据权利要求1所述的基于CPCI架构和FPGA的信号处理平台，其特征在于：三片所述FPGA均外挂DDR3芯片。
5.根据权利要求1所述的基于CPCI架构和FPGA的信号处理平台，其特征在于：所述卡板还包括两个扩展接口FMC，两个所述扩展接口FMC分别为FMC1和FMC2。
6.根据权利要求5所述的基于CPCI架构和FPGA的信号处理平台，其特征在于：FPGA1与FMC1之间连接有60对LVDS，每10对为一组，每组内包含1对SRCC和1对MRCC，其他8对LVDS为普通IO对，一个BANK内两组，三个BANK共6组，共60对LVDS。
7.根据权利要求5所述的基于CPCI架构和FPGA的信号处理平台，其特征在于：FPGA2与FMC2之间连接有60对LVDS，每10对为一组，每组内包含1对SRCC和1对MRCC，其他8对LVDS为普通IO对，一个BANK内两组，三个BANK共6组，共60对LVDS。
8.根据权利要求3所述的基于CPCI架构和FPGA的信号处理平台，其特征在于：PCI芯片的型号为PCI9056。
9.根据权利要求1-8任一项所述的基于CPCI架构和FPGA的信号处理平台，其特征在于：所述FPGA1、FPGA2为XC7K401T,所述FPGA3为XC7Z100。
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