CN109951068B - 串联供电电路、方法及计算设备 - Google Patents

串联供电电路、方法及计算设备 Download PDF

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Abstract

本发明实施例公开了一种串联供电电路、方法及计算设备。该串联供电电路用于对N个待供电单元进行串联供电，每个待供电单元分别具有第一电源电压输入端、第二电源电压输入端和接地端，经由第二电源电压输入端为每个待供电单元分别提供第二电源电压，并且通过N个连接至外部电源的电源单元为同级待供电单元提供第一电源电压。本发明实施例能够显著提升电源转换效率，降低电路整体供电电流，节省器件的物料成本。

Description

串联供电电路、方法及计算设备
技术领域
本发明涉及集成电路芯片的电源供电技术，特别是涉及一种串联供电电路、方法及计算设备。
背景技术
随着云计算和服务器级别的大规模计算持续快速发展，以及全球对环境保护和节能意识的提升，能源使用效率变成了在硬件计算体系里一个非常重要的指标。
目前基于大规模集成电路的计算设备采用传统并联电源架构存在电流过大、能源使用效率低等显著缺点，并且增加了芯片电路设计的要求和生产设计的成本。随着半导体工艺的发展，芯片的工作电源电压越来越低，工作电流越来越大，为了最大化电源的转换效率，现有技术在印刷电路板(PCB)上开始采取芯片串联的供电方式，即多组芯片采用相互串联的方式，在电源输入端和接地端之间形成多级串联的电压域。这种串联供电架构可以有效地减小电路整体供电电流，提高电源转换效率，并且可以降低电源转换部分电路器件的成本。
但是，在计算机、服务器、显卡或其他集成计算阵列中，在基于CPU/GPU的计算架构下使用这种串联供电架构还存在一些难点。现有的计算架构下，有两个不同电压的主电压源都存在较大的电流，例如VDD和VDDQ，现有的串联供电架构无论是以VDD还是VDDQ作为电源主路径，都无法同时对两个电源路径进行串联供电。这是因为VDD和VDDQ存在固定的电压差，如果两个电压在某一级上电压可以协同，那就意味着在这一级的上一级或下一级两者的电压肯定无法正好配合给芯片供电。
因此，有必要设计一种新的优化的串联供电方案，来进一步减少集成电路整体的供电电流，提升电源转换效率，降低电路器件成本。
发明内容
为了解决上述问题，本发明提出一种串联供电电路、方法及计算设备。
根据本发明一方面，提出一种串联供电电路，所述串联供电电路包括：
N个串联连接的待供电单元，每个待供电单元分别具有第一电源电压输入端、第二电源电压输入端和接地端，第N级待供电单元的第二电源电压输入端连接第二电源供电端，第1级待供电单元的接地端连接地，每一级待供电单元的接地端与下一级待供电单元的第二电源电压输入端相连，从而经由第二电源电压输入端为每个待供电单元分别提供第二电源电压；
与所述N个待供电单元对应的N个电源单元，所述电源单元的输入端分别连接到外部电源，输出端分别连接到对应的一个待供电单元的第一电源电压输入端，从而经由第一电源电压输入端为所连接的待供电单元提供第一电源电压，其中，N为大于1的整数。
在一些实施方式中，所述第一电源电压大于第二电源电压。
在一些实施方式中，所述串联供电电路中相邻的两个待供电单元之间分别串联一个电平转换单元，所述电平转换单元用于在相连接的两个待供电单元之间进行信号电平转换。
在一些实施方式中，所述电源单元为DC-DC模块。
根据本发明另一方面，提出一种串联供电电路，所述串联供电电路包括：
N个串联连接的第一待供电单元和N个串联连接的第二待供电单元，每个第一待供电单元和第二待供电单元分别具有第一电源电压输入端、第二电源电压输入端和接地端，同一级的第一待供电单元和第二待供电单元的第二电源电压输入端并联连接，接地端并联连接，第N级的第一待供电单元和第二待供电单元的第二电源电压输入端连接第二电源供电端，第1级的第一待供电单元和第二待供电单元的接地端连接地，每一级的第一待供电单元和第二待供电单元的接地端分别与下一级的第一待供电单元和第二待供电单元的第二电源电压输入端相连，从而经由第二电源电压输入端为每个第一待供电单元和第二待供电单元分别提供第二电源电压；
与所述N个第一待供电单元和第二待供电单元对应的N个电源单元，所述电源单元的输入端分别连接到外部电源，输出端分别连接到对应的一个第一待供电单元和第二待供电单元的第一电源电压输入端，从而经由第一电源电压输入端为所连接的第一待供电单元和第二待供电单元分别提供第一电源电压，其中，N为大于1的整数。
在一些实施方式中，所述第一电源电压大于第二电源电压。
在一些实施方式中，所述串联供电电路中相邻的两个待供电单元之间分别串联一个电平转换单元，所述电平转换单元用于在相连接的两个待供电单元之间进行信号电平转换。
在一些实施方式中，所述电源单元为DC-DC模块。
根据本发明另一方面，提出一种串联供电电路，所述串联供电电路包括：
N个串联连接的第一待供电单元和N个第二待供电单元，每个第一待供电单元具有第一电源电压输入端、第二电源电压输入端和接地端，每个第二待供电单元具有第一电源电压输入端和接地端，同一级的第一待供电单元和第二待供电单元的接地端相连接，第N级第一待供电单元的第二电源电压输入端连接第二电源供电端，第1级第一待供电单元的接地端连接地，每一级的第一待供电单元的接地端分别与下一级的第一待供电单元的第二电源电压输入端相连，从而经由第二电源电压输入端为每个第一待供电单元分别提供第二电源电压；
与所述N个第一待供电单元和第二待供电单元对应的N个电源单元，所述电源单元的输入端分别连接到外部电源，输出端分别连接到对应的一个第一待供电单元和第二待供电单元的第一电源电压输入端，从而经由第一电源电压输入端为所连接的第一待供电单元和第二待供电单元分别提供第一电源电压，其中，N为大于1的整数。
在一些实施方式中，所述第一电源电压大于第二电源电压。
在一些实施方式中，所述串联供电电路中相邻的两个待供电单元之间分别串联一个电平转换单元，所述电平转换单元用于在相连接的两个待供电单元之间进行信号电平转换。
在一些实施方式中，所述电源单元为DC-DC模块。
根据本发明另一方面，提出一种串联供电方法，所述方法包括：
将N个待供电单元串联连接，每个待供电单元分别具有第一电源电压输入端、第二电源电压输入端和接地端，第N级待供电单元的第二电源电压输入端连接第二电源供电端，第1级待供电单元的接地端连接地，每一级待供电单元的接地端与下一级待供电单元的第二电源电压输入端相连，从而经由第二电源电压输入端为每个待供电单元分别提供第二电源电压；
将与所述N个待供电单元对应的N个电源单元的输入端连接到外部电源，所述N个电源单元的输出端分别连接到对应的一个待供电单元的第一电源电压输入端，从而经由第一电源电压输入端为所连接的待供电单元提供第一电源电压，其中，N为大于1的整数。
在一些实施方式中，所述第一电源电压大于第二电源电压。
在一些实施方式中，该方法还包括在相邻的两个待供电单元之间分别串联一个电平转换单元，用于在相连接的两个待供电单元之间进行信号电平转换。
在一些实施方式中，所述电源单元为DC-DC模块。
根据本发明另一方面，提出一种串联供电方法，所述方法包括：
将N个第一待供电单元和N个第二待供电单元分别串联连接，每个第一待供电单元和第二待供电单元分别具有第一电源电压输入端、第二电源电压输入端和接地端，同一级的第一待供电单元和第二待供电单元的第二电源电压输入端并联连接，接地端并联连接，第N级的第一待供电单元和第二待供电单元的第二电源电压输入端连接第二电源供电端，第1级的第一待供电单元和第二待供电单元的接地端连接地，每一级的第一待供电单元和第二待供电单元的接地端分别与下一级的第一待供电单元和第二待供电单元的第二电源电压输入端相连，从而经由第二电源电压输入端为每个第一待供电单元和第二待供电单元分别提供第二电源电压；
将与所述N个第一待供电单元和第二待供电单元对应的N个电源单元的输入端连接到外部电源，所述N个电源单元的输出端分别连接到对应的一个第一待供电单元和第二待供电单元的第一电源电压输入端，从而经由第一电源电压输入端为所连接的第一待供电单元和第二待供电单元分别提供第一电源电压，其中，N为大于1的整数。
在一些实施方式中，所述第一电源电压大于第二电源电压。
在一些实施方式中，该方法还包括在相邻的两个待供电单元之间分别串联一个电平转换单元，用于在相连接的两个待供电单元之间进行信号电平转换。
在一些实施方式中，所述电源单元为DC-DC模块。
根据本发明另一方面，提出一种串联供电方法，所述方法包括：
将N个第一待供电单元串联连接，N个第二待供电单元分别与同级的第一待供电单元共地连接，每个第一待供电单元具有第一电源电压输入端、第二电源电压输入端和接地端，每个第二待供电单元具有第一电源电压输入端和接地端，第N级第一待供电单元的第二电源电压输入端连接第二电源供电端，第1级第一待供电单元的接地端连接地，每一级的第一待供电单元的接地端分别与下一级的第一待供电单元的第二电源电压输入端相连，从而经由第二电源电压输入端为每个第一待供电单元分别提供第二电源电压；
将与所述N个第一待供电单元和第二待供电单元对应的N个电源单元的输入端连接到外部电源，所述N个电源单元的输出端分别连接到对应的一个第一待供电单元和第二待供电单元的第一电源电压输入端，从而经由第一电源电压输入端为所连接的第一待供电单元和第二待供电单元分别提供第一电源电压，其中，N为大于1的整数。
在一些实施方式中，所述第一电源电压大于第二电源电压。
在一些实施方式中，该方法还包括在相邻的两个待供电单元之间分别串联一个电平转换单元，用于在相连接的两个待供电单元之间进行信号电平转换。
在一些实施方式中，所述电源单元为DC-DC模块。
根据本发明再一方面，还提出一种计算设备，所述计算设备包括上述任一实施例的串联供电电路。
本发明实施例充分利用CPU/GPU计算架构下两个大电流电源的电压特点，通过将两个大电流的主电源中电流最大者作为待供电单元的串联供电主路径，在每一级通过外部电源进行直流电压转换来生成另一供电电压，在电源转换效率上明显优于目前业界传统的并联和串联供电架构，降低了电路整体供电电流，进一步简化了供电电路，节省了器件的物料成本。
附图说明
图1是本发明串联供电电路的第一实施方式的结构示意图。
图2是本发明串联供电电路的第二实施方式的结构示意图。
图3是本发明串联供电电路的第三实施方式的结构示意图。
图4是本发明串联供电电路的第三实施方式的应用示例图。
图5是本发明串联供电电路的第四实施方式的结构示意图。
图6是本发明串联供电电路的第五实施方式的结构示意图。
图7是本发明串联供电电路的第六实施方式的结构示意图。
图8是本发明串联供电电路的第六实施方式的应用示例图。
图9是本发明串联供电电路的第七实施方式的结构示意图。
图10是本发明串联供电电路的第八实施方式的结构示意图。
图11是本发明串联供电电路的第九实施方式的结构示意图。
图12是本发明串联供电电路的第九实施方式的应用示例图。
图13是本发明串联供电方法的第十实施方式的结构示意图。
图14是本发明串联供电方法的第一实施方式的流程示意图。
图15是本发明串联供电方法的第二实施方式的流程示意图。
图16是本发明串联供电方法的第三实施方式的流程示意图。
图17是本发明串联供电方法的第四实施方式的流程示意图。
图18是本发明串联供电方法的第五实施方式的流程示意图。
图19是本发明串联供电方法的第六实施方式的流程示意图。
图20是本发明串联供电方法的第七实施方式的流程示意图。
图21是本发明串联供电方法的第八实施方式的流程示意图。
图22是本发明串联供电方法的第九实施方式的流程示意图。
图23是本发明计算设备的一个实施方式的结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
图1为本发明串联供电电路的第一实施方式的结构示意图。如图1所示，本发明实施例的串联供电电路包括N个串联连接的待供电单元，每个待供电单元分别具有第一电源电压(VDDQ)输入端、第二电源电压(VDD)输入端和接地端，第N级待供电单元的第一电源电压输入端连接第一电源供电端(VDDQn)，第1级待供电单元的接地端连接地(VSS)，每一级待供电单元的接地端与下一级待供电单元的第一电源电压输入端相连，从而经由第一电源电压输入端为每个待供电单元分别提供第一电源电压(VDDQ1，VDDQ2，...，VDDQn)；
还包括N个依次串联连接到地(VSS)的电源单元，每个电源单元的输入端分别连接至同级的待供电单元的第一电源电压输入端，并且每个电源单元的输出端连接至同级的待供电单元的第二电源电压输入端，从而经由第二电源电压输入端为所连接的待供电单元提供第二电源电压(VDD1，VDD2，...，VDDn)，其中N为大于1的整数。
在一些实施方式中，第一电源电压VDDQ和第二电源电压VDD为CPU/GPU计算架构中两个大电流的主电源，VDDQ的电流可以达到12A，VDD的电流可以达到20A。所述第一电源电压VDDQ大于第二电源电压VDD，例如，第一电源电压VDDQ可以为1.5V，第二电源电压VDD可以为0.8V。
在一些实施方式中，电源单元通常可以用DC-DC模块实现。待供电单元可以包括CPU芯片、GPU芯片、专用集成电路ASIC芯片等。
本发明实施例通过将两个大电流的主电源中电压较高者VDDQ作为待供电单元的串联供电主路径，在每一级通过对同级的VDDQ输入电压进行直流电压转换来生成同级待供电单元的VDD供电电压，与传统的串联供电电路相比，本发明实施例在电源转换效率上提升了5-10％左右，并且减少了电路整体供电电流，节省了更多的物料成本。
图2为本发明串联供电电路的第二实施方式的结构示意图。如图2所示，本发明实施例的串联供电电路包括N个串联连接的第一待供电单元和N个串联连接的第二待供电单元，每个第一待供电单元和第二待供电单元分别具有第一电源电压(VDDQ)输入端、第二电源电压(VDD)输入端和接地端，同一级的第一待供电单元和第二待供电单元的第一电源电压(VDDQ)输入端并联连接，接地端并联连接，第N级的第一待供电单元和第二待供电单元的第一电源电压输入端连接第一电源供电端(VDDQn)，第1级的第一待供电单元和第二待供电单元的接地端连接地(VSS)，每一级的第一待供电单元和第二待供电单元的接地端分别与下一级的第一待供电单元和第二待供电单元的第一电源电压输入端相连，从而经由第一电源电压输入端为每个第一待供电单元和第二待供电单元分别提供第一电源电压(VDDQ1，VDDQ2，...，VDDQn)；
还包括N个依次串联连接到地(VSS)的电源单元，每个电源单元的输入端分别连接至同级的第一待供电单元和第二待供电单元的第一电源电压输入端，并且每个电源单元的输出端连接至同级的第一待供电单元和第二待供电单元的第二电源电压输入端，从而经由第二电源电压输入端为所连接的第一待供电单元和第二待供电单元提供第二电源电压(VDD1，VDD2，...，VDDn)，其中N为大于1的整数。
在一些实施方式中，第一电源电压VDDQ和第二电源电压VDD为CPU/GPU计算架构中两个大电流的主电源，VDDQ的电流可以达到12A，VDD的电流可以达到20A。所述第一电源电压VDDQ大于第二电源电压VDD，例如，第一电源电压VDDQ可以为1.5V，第二电源电压VDD可以为0.8V。
在一些实施方式中，电源单元通常可以用DC-DC模块实现。第一和第二待供电单元可以包括CPU芯片、GPU芯片、专用集成电路ASIC芯片等。在一些实施方式中，每一级第一和第二待供电单元的数量可以扩展至并联的多个。
本发明实施例通过将两个大电流的主电源中电压较高者VDDQ作为待供电单元的串联供电主路径，在每一级通过对同级的VDDQ输入电压进行直流电压转换来生成同级待供电单元的VDD供电电压，与传统的串联供电电路相比，本发明实施例在电源转换效率上提升了5-10％左右，并且减少了电路整体供电电流，节省了更多的物料成本。
图3为本发明串联供电电路的第三实施方式的结构示意图。如图3所示，本发明实施例的串联供电电路包括N个串联连接的第一待供电单元和N个串联连接的第二待供电单元，每个第一待供电单元具有第一电源电压(VDDQ)输入端、第二电源电压(VDD)输入端和接地端，每个第二待供电单元具有第一电源电压(VDDQ)输入端和接地端，同一级的第一待供电单元和第二待供电单元的第一电源电压(VDDQ)输入端并联连接，接地端并联连接，第N级的第一待供电单元和第二待供电单元的第一电源电压输入端连接第一电源供电端(VDDQn)，第1级的第一待供电单元和第二待供电单元的接地端连接地(VSS)，每一级的第一待供电单元和第二待供电单元的接地端分别与下一级的第一待供电单元和第二待供电单元的第一电源电压输入端相连，从而经由第一电源电压输入端为每个第一待供电单元和第二待供电单元分别提供第一电源电压(VDDQ1，VDDQ2，...，VDDQn)；
还包括N个依次串联连接到地(VSS)的电源单元，每个电源单元的输入端分别连接至同级的第一待供电单元和第二待供电单元的第一电源电压输入端，并且每个电源单元的输出端连接至同级的第一待供电单元的第二电源电压输入端，从而经由第二电源电压输入端为所连接的第一待供电单元提供第二电源电压(VDD1，VDD2，...，VDDn)，其中N为大于1的整数。
在一些实施方式中，第一电源电压VDDQ和第二电源电压VDD为CPU/GPU计算架构中两个大电流的主电源，VDDQ的电流可以达到12A，VDD的电流可以达到20A。所述第一电源电压VDDQ大于第二电源电压VDD，例如，第一电源电压VDDQ可以为1.5V，第二电源电压VDD可以为0.8V。
在一些实施方式中，电源单元通常可以用DC-DC模块实现。第一待供电单元可以包括CPU芯片、GPU芯片、专用集成电路ASIC芯片等，第二待供电单元可以包括DDR存储单元等。在一些实施方式中，每一级第一和第二待供电单元的数量可以扩展至并联的多个。
本发明实施例通过将两个大电流的主电源中电压较高者VDDQ作为待供电单元的串联供电主路径，在每一级通过对同级的VDDQ输入电压进行直流电压转换来生成同级待供电单元的VDD供电电压，与传统的串联供电电路相比，本发明实施例在电源转换效率上提升了5-10％左右，并且减少了电路整体供电电流，节省了更多的物料成本。
图4为本发明串联供电电路的第三实施方式的应用示例图。图4展现了本发明实施例同时对6个串联的第一待供电单元和第二待供电单元进行供电的应用示例，其中，第一待供电单元以BM1790专用集成电路ASIC芯片作为示例，第二待供电单元以DDR存储单元为示例。如图所示，本示例的串联供电电路包括6个串联的BM1790芯片和6个串联的DDR存储单元，每一级的BM1790芯片和DDR存储单元共地连接，并且VDDQ输入端相连接，接受同一VDDQ电压输入，每一级的BM1790芯片和DDR存储单元的接地端与下一级的BM1790芯片和DDR存储单元的VDDQ输入端相连接，第1级BM1790芯片和DDR存储单元的接地端连接到地(VSS)；还包括6个串联连接到地(VSS)的DC-DC模块，第1级DC-DC模块连接到地(VSS)，每一级DC-DC模块的输入端连接到同一级的BM1790芯片和DDR存储单元的VDDQ输入端，输出端连接到每一级的BM1790芯片，为每个BM1790芯片提供VDD电源电压。
本示例的串联供电电路首先通过DC-DC模块将外部直流电压12V转换为9.0V，作为第6级的BM1790芯片和DDR存储单元的VDDQ6输入端的供电电压，由于每一级供电对象相同，因此在串联的6个BM1790芯片和DDR存储单元上依次提供了9V(VDDQ6)、7.5V(VDDQ5)、6.0V(VDDQ4)、4.5V(VDDQ3)、3.0V(VDDQ2)、1.5V(VDDQ1)的输入电压，使得每一级BM1790芯片和DDR存储单元的两端形成了1.5V的均衡VDDQ电压分布。其次，通过每一级设置的DC-DC模块将同级的输入电压VDDQ6-VDDQ1依次进行直流电压转换，为每一级BM1790芯片依次提供8.3V(VDD6)、6.8V(VDD5)、5.3V(VDD4)、3.8V(VDD3)、2.3V(VDD2)、0.8V(VDD1)的VDD输入电压，使得每一级BM1790芯片两端形成了0.8V的均衡VDD电压分布，从而保证了串联的6个BM1790芯片和DDR存储单元都能获得稳定的工作电压。
本示例中，单个芯片的VDD电流大约为20A，VDDQ电流大约为12A，每一级芯片单元功耗大约为0.8*20+1.5*12＝34W左右，相比现有的串并联供电方案具有更高的电源转换效率。
图5为本发明串联供电电路的第四实施方式的结构示意图。如图5所示，本发明实施例的串联供电电路包括N个串联连接的待供电单元，每个待供电单元分别具有第一电源电压(VDDQ)输入端、第二电源电压(VDD)输入端和接地端，第N级待供电单元的第二电源电压输入端连接第二电源供电端(VDDn)，第1级待供电单元的接地端连接地(VSS)，每一级待供电单元的接地端与下一级待供电单元的第二电源电压输入端相连，从而经由第二电源电压输入端为每个待供电单元分别提供第二电源电压(VDD1，VDD2，...，VDDn)；
还包括与所述N个待供电单元对应的N个电源单元，所述N个电源单元的输入端连接到外部电源(VCC)，输出端分别连接到对应的一个待供电单元的第一电源电压输入端，从而经由第一电源电压输入端为所连接的待供电单元提供第一电源电压(VDDQ1，VDDQ2，...，VDDQn)，其中N为大于1的整数。
在一些实施方式中，第一电源电压VDDQ和第二电源电压VDD为CPU/GPU计算架构中两个大电流的主电源，VDDQ的电流可以达到12A，VDD的电流可以达到20A。所述第一电源电压VDDQ大于第二电源电压VDD，例如，第一电源电压VDDQ可以为1.5V，第二电源电压VDD可以为0.8V。
在一些实施方式中，电源单元通常可以用DC-DC模块实现。第一和第二待供电单元可以包括CPU芯片、GPU芯片、专用集成电路ASIC芯片等。
本发明实施例通过将两个大电流的主电源中电流最大者VDD作为待供电单元的串联供电主路径，在每一级通过外部电源进行直流电压转换来生成同级待供电单元的VDDQ供电电压，与传统的串联供电电路相比，本发明实施例在电源转换效率上提升了5-10％左右，并且减少了电路整体供电电流，节省了更多的物料成本。
图6为本发明串联供电电路的第五实施方式的结构示意图。如图6所示，本发明实施例的串联供电电路包括N个串联连接的第一待供电单元和N个串联连接的第二待供电单元，每个第一待供电单元和第二待供电单元分别具有第一电源电压(VDDQ)输入端、第二电源电压(VDD)输入端和接地端，同一级的第一待供电单元和第二待供电单元的第二电源电压(VDD)输入端并联连接，接地端并联连接，第N级的第一待供电单元和第二待供电单元的第二电源电压输入端连接第二电源供电端(VDDn)，第1级的第一待供电单元和第二待供电单元的接地端连接地(VSS)，每一级的第一待供电单元和第二待供电单元的接地端分别与下一级的第一待供电单元和第二待供电单元的第二电源电压输入端相连，从而经由第二电源电压输入端为每个第一待供电单元和第二待供电单元分别提供第二电源电压(VDD1，VDD2，...，VDDn)；
还包括与所述N个第一待供电单元和第二待供电单元对应的N个电源单元，所述N个电源单元的输入端连接到外部电源(VCC)，输出端分别连接到对应的一个第一待供电单元和第二待供电单元的第一电源电压输入端，从而经由第一电源电压输入端为所连接的第一待供电单元和第二待供电单元分别提供第一电源电压(VDDQ1，VDDQ2，...，VDDQn)，其中N为大于1的整数。
在一些实施方式中，第一电源电压VDDQ和第二电源电压VDD为CPU/GPU计算架构中两个大电流的主电源，VDDQ的电流可以达到12A，VDD的电流可以达到20A。所述第一电源电压VDDQ大于第二电源电压VDD，例如，第一电源电压VDDQ可以为1.5V，第二电源电压VDD可以为0.8V。
在一些实施方式中，电源单元通常可以用DC-DC模块实现。第一和第二待供电单元可以包括CPU芯片、GPU芯片、专用集成电路ASIC芯片等。在一些实施方式中，每一级第一和第二待供电单元的数量可以扩展至并联的多个。
本发明实施例通过将两个大电流的主电源中电流最大者VDD作为待供电单元的串联供电主路径，在每一级通过外部电源进行直流电压转换来生成同级待供电单元的VDDQ供电电压，与传统的串联供电电路相比，本发明实施例在电源转换效率上提升了5-10％左右，并且减少了电路整体供电电流，节省了更多的物料成本。
图7为本发明串联供电电路的第六实施方式的结构示意图。如图7所示，本发明实施例的串联供电电路包括N个串联连接的第一待供电单元和N个第二待供电单元，每个第一待供电单元具有第一电源电压(VDDQ)输入端、第二电源电压(VDD)输入端和接地端，每个第二待供电单元具有第一电源电压(VDDQ)输入端和接地端，同一级的第一待供电单元和第二待供电单元的接地端相连接，第N级第一待供电单元的第二电源电压输入端连接第二电源供电端(VDDn)，第1级第一待供电单元的接地端连接地(VSS)，每一级的第一待供电单元的接地端分别与下一级的第一待供电单元的第二电源电压输入端相连，从而经由第二电源电压输入端为每个第一待供电单元分别提供第二电源电压(VDD1，VDD2，...，VDDn)；
还包括与所述N个第一待供电单元和第二待供电单元对应的N个电源单元，所述N个电源单元的输入端连接到外部电源(VCC)，输出端分别连接到对应的一个第一待供电单元和第二待供电单元的第一电源电压输入端，从而经由第一电源电压输入端为所连接的第一待供电单元和第二待供电单元分别提供第一电源电压(VDDQ1，VDDQ2，...，VDDQn)，其中N为大于1的整数。
在一些实施方式中，第一电源电压VDDQ和第二电源电压VDD为CPU/GPU计算架构中两个大电流的主电源，VDDQ的电流可以达到12A，VDD的电流可以达到20A。所述第一电源电压VDDQ大于第二电源电压VDD，例如，第一电源电压VDDQ可以为1.5V，第二电源电压VDD可以为0.8V。
在一些实施方式中，电源单元通常可以用DC-DC模块实现。第一待供电单元可以包括CPU芯片、GPU芯片、专用集成电路ASIC芯片等，第二待供电单元可以包括DDR存储单元等。在一些实施方式中，每一级第一和第二待供电单元的数量可以扩展至并联的多个。
本发明实施例通过将两个大电流的主电源中电流最大者VDD作为待供电单元的串联供电主路径，在每一级通过外部电源进行直流电压转换来生成同级待供电单元的VDDQ供电电压，与传统的串联供电电路相比，本发明实施例在电源转换效率上提升了5-10％左右，并且减少了电路整体供电电流，节省了更多的物料成本。
图8为本发明串联供电电路的第六实施方式的应用示例图。图8展现了本发明实施例同时对6个串联的第一待供电单元和6个第二待供电单元进行供电的应用示例，其中，第一待供电单元以BM1790专用集成电路ASIC芯片作为示例，第二待供电单元以DDR存储单元为示例。如图所示，本示例的串联供电电路包括6个串联的BM1790芯片和6个分别与同级BM1790芯片共地连接的DDR存储单元，每一级的BM1790芯片和DDR存储单元的接地端与下一级的BM1790芯片的VDD输入端相连接，第1级BM1790芯片和DDR存储单元的接地端连接到地(VSS)；还包括6个与每一级BM1790芯片和DDR存储单元对应设置的DC-DC模块，每一级DC-DC模块的输入端连接到外部12V直流电源电压，输出端连接到每一级的BM1790芯片和DDR存储单元的VDDQ输入端，为每个BM1790芯片和DDR存储单元提供VDDQ电源电压。
本示例的串联供电电路首先通过DC-DC模块将外部直流电压12V转换为4.8V，作为第6级的BM1790芯片的VDD6输入端的供电电压，由于每一级供电对象相同，因此在串联的6个BM1790芯片上依次提供了4.8V(VDD6)、4.0V(VDD5)、3.2V(VDD4)、2.4V(VDD3)、1.6V(VDD2)、0.8V(VDD1)的输入电压，使得每级BM1790芯片两端形成了0.8V的均衡VDD电压分布。其次，通过每一级设置的DC-DC模块将外部12V的电源电压转换为VDDQ6-VDDQ1，为每一级BM1790芯片和DDR存储单元依次提供5.5V(VDDQ6)、4.7V(VDDQ5)、3.9V(VDDQ4)、3.1V(VDDQ3)、2.3V(VDDQ2)、1.5V(VDDQ1)的输入电压，使得每级BM1790芯片和DDR存储单元两端形成了1.5V的均衡VDDQ电压分布，从而保证了串联的6个BM1790芯片和DDR存储单元都能获得稳定的工作电压。
本示例中，单个芯片的VDD电流大约为20A，VDDQ电流大约为12A，每一级芯片单元功耗大约为0.8*20+1.5*12＝34W左右，相比现有的串并联供电方案具有更高的电源转换效率。
图9为本发明串联供电电路的第七实施方式的结构示意图。如图9所示，本发明实施例的串联供电电路包括N个串联连接的待供电单元，每个待供电单元分别具有第一电源电压(VDDQ)输入端、第二电源电压(VDD)输入端和接地端，第N级待供电单元的第二电源电压输入端连接第二电源供电端(VDDn)，第1级待供电单元的接地端连接地(VSS)，每一级待供电单元的接地端与下一级待供电单元的第二电源电压输入端相连，从而经由第二电源电压输入端为每个待供电单元分别提供第二电源电压(VDD1，VDD2，...，VDDn)；
第N级待供电单元的第一电源电压输入端连接至第一电源供电端(VDDQn)，其余N-1级待供电单元的第一电源电压输入端分别连接到上一级待供电单元的第二电源电压输入端，从而经由第一电源电压输入端为每个待供电单元分别提供第一电源电压(VDDQ1，VDDQ2，...，VDDQn)，其中N为大于1的整数。
在一些实施方式中，第一电源电压VDDQ和第二电源电压VDD为CPU/GPU计算架构中两个大电流的主电源，VDDQ的电流可以达到12A，VDD的电流可以达到20A。所述第一电源电压VDDQ大于第二电源电压VDD，例如，第一电源电压VDDQ可以为1.6V，第二电源电压VDD可以为0.8V。
在一些实施方式中，待供电单元可以包括CPU芯片、GPU芯片、专用集成电路ASIC芯片等。
本发明实施例利用VDD和VDDQ电压接近的特点，将VDDQ电压默认设置为1.6V，将VDD作为待供电单元的串联供电主路径，逐级借用上一级的VDD电压来生成本级待供电单元的VDDQ供电电压。与传统的串联供电电路相比，本发明实施例的串联供电电路在电源转换效率上提升了5-10％左右，并且减少了电路整体供电电流，节省了更多的物料成本。
图10为本发明串联供电电路的第八实施方式的结构示意图。如图10所示，本发明实施例的串联供电电路包括N个串联连接的第一待供电单元和N个串联连接的第二待供电单元，每个第一待供电单元和第二待供电单元分别具有第一电源电压(VDDQ)输入端、第二电源电压(VDD)输入端和接地端，同一级的第一待供电单元和第二待供电单元的第二电源电压(VDD)输入端并联连接，接地端并联连接，第N级的第一待供电单元和第二待供电单元的第二电源电压输入端连接第二电源供电端(VDDn)，第1级的第一待供电单元和第二待供电单元的接地端连接地(VSS)，每一级的第一待供电单元和第二待供电单元的接地端分别与下一级的第一待供电单元和第二待供电单元的第二电源电压输入端相连，从而经由第二电源电压输入端为每个第一待供电单元和第二待供电单元分别提供第二电源电压(VDD1，VDD2，...，VDDn)；
第N级的第一待供电单元和第二待供电单元的第一电源电压输入端连接至第一电源供电端(VDDQn)，其余N-1级第一待供电单元和第二待供电单元的第一电源电压输入端分别连接到上一级第一待供电单元和第二待供电单元的第二电源电压输入端，从而经由第一电源电压输入端为每个第一待供电单元和第二待供电单元分别提供第一电源电压(VDDQ1，VDDQ2，...，VDDQn)，其中N为大于1的整数。
在一些实施方式中，第一电源电压VDDQ和第二电源电压VDD为CPU/GPU计算架构中两个大电流的主电源，VDDQ的电流可以达到12A，VDD的电流可以达到20A。所述第一电源电压VDDQ大于第二电源电压VDD，例如，第一电源电压VDDQ可以为1.6V，第二电源电压VDD可以为0.8V。
在一些实施方式中，第一和第二待供电单元可以包括CPU芯片、GPU芯片、专用集成电路ASIC芯片等。在一些实施方式中，每一级第一和第二待供电单元的数量可以扩展至并联的多个。
本发明实施例利用VDD和VDDQ电压接近的特点，将VDDQ电压默认设置为1.6V，将VDD作为待供电单元的串联供电主路径，逐级借用上一级的VDD电压来生成本级待供电单元的VDDQ供电电压。与传统的串联供电电路相比，本发明实施例的串联供电电路在电源转换效率上提升了5-10％左右，并且减少了电路整体供电电流，节省了更多的物料成本。
图11为本发明串联供电电路的第九实施方式的结构示意图。如图11所示，本发明实施例的串联供电电路包括N个串联连接的第一待供电单元和N个第二待供电单元，每个第一待供电单元具有第一电源电压(VDDQ)输入端、第二电源电压(VDD)输入端和接地端，每个第二待供电单元具有第一电源电压(VDDQ)输入端和接地端，同一级的第一待供电单元和第二待供电单元的接地端相连接，第N级第一待供电单元的第二电源电压输入端连接第二电源供电端(VDDN)，第1级第一待供电单元的接地端连接地(VSS)，每一级的第一待供电单元的接地端分别与下一级的第一待供电单元的第二电源电压输入端相连，从而经由第二电源电压输入端为每个第一待供电单元分别提供第二电源电压(VDD1，VDD2，...，VDDn)；
第N级的第一待供电单元和第二待供电单元的第一电源电压输入端连接至第一电源供电端(VDDQn)，其余N-1级第一待供电单元和第二待供电单元的第一电源电压输入端分别连接到上一级第一待供电单元的第二电源电压输入端，从而经由第一电源电压输入端为每个第一待供电单元和第二待供电单元分别提供第一电源电压(VDDQ1，VDDQ2，...，VDDQn)，其中N为大于1的整数。
在一些实施方式中，第一电源电压VDDQ和第二电源电压VDD为CPU/GPU计算架构中两个大电流的主电源，VDDQ的电流可以达到12A，VDD的电流可以达到20A。所述第一电源电压VDDQ大于第二电源电压VDD，例如，第一电源电压VDDQ可以为1.6V，第二电源电压VDD可以为0.8V。
在一些实施方式中，第一待供电单元可以包括CPU芯片、GPU芯片、专用集成电路ASIC芯片等，第二待供电单元可以包括DDR存储单元等。在一些实施方式中，每一级第一和第二待供电单元的数量可以扩展至并联的多个。
本发明实施例利用VDD和VDDQ电压接近的特点，将VDDQ电压默认设置为1.6V，将VDD作为待供电单元的串联供电主路径，逐级借用上一级的VDD电压来生成本级待供电单元的VDDQ供电电压。与传统的串联供电电路相比，本发明实施例的串联供电电路在电源转换效率上提升了5-10％左右，并且减少了电路整体供电电流，节省了更多的物料成本。
图12为本发明串联供电电路的第九实施方式的应用示例图。图12展现了本发明实施例同时对6个串联的第一待供电单元和6个第二待供电单元进行供电的应用示例，其中，第一待供电单元以BM1790专用集成电路ASIC芯片作为示例，第二待供电单元以DDR存储单元为示例。如图所示，本示例的串联供电电路包括6个串联的BM1790芯片和6个与同级BM1790芯片共地连接的DDR存储单元，每一级的BM1790芯片和DDR存储单元的接地端与下一级的BM1790芯片的VDD输入端相连接，第1级BM1790芯片和DDR存储单元的接地端连接到地(VSS)。
本示例的串联供电电路首先通过DC-DC模块将外部直流电压12V转换为4.8V，作为第6级的BM1790芯片的VDD6输入端的供电电压，由于每一级供电对象相同，因此在串联的6个BM1790芯片上依次提供了4.8V(VDD6)、4.0V(VDD5)、3.2V(VDD4)、2.4V(VDD3)、1.6V(VDD2)、0.8V(VDD1)的输入电压，使得每级BM1790芯片两端形成了0.8V的均衡VDD电压分布。其次，通过DC-DC模块将外部12V的电源电压转换为5.6V，作为第6级BM1790芯片和DDR存储单元的VDDQ6输入电压，而对于第5级到第1级BM1790芯片和DDR存储单元，逐级借用上一级BM1790芯片的VDD输入电压作为本级的VDDQ输入电压，从而借助上一级的VDD输入电压为第5级到第1级依次提供4.8V(VDDQ5)、4.0V(VDDQ4)、3.2V(VDDQ3)、2.4V(VDDQ2)、1.6V(VDDQ1)的输入电压，使得每级BM1790芯片和DDR存储单元两端形成了1.6V的均衡VDDQ电压分布，从而保证了串联的6个BM1790芯片和DDR存储单元都能获得稳定的工作电压。
本示例中，单个芯片的VDD电流大约为20A，VDDQ1.6V的电流大约为12.8A，每一级芯片单元功耗大约为0.8*20+1.6*12.8＝36.5W左右，相比现有的串并联供电方案具有更高的电源转换效率。虽然VDDQ电压相比之前的实施例中VDDQ电压高出0.1V，高出的部分电压有机会在同样的DDR内存时序参数tFAW下运行更快的速率，并不是浪费的功耗。
图13是本发明串联供电电路的第十实施方式的结构示意图。如图13所示，本发明实施例的串联供电电路在前述任一实施方式的基础上，在相邻的两个待供电单元之间分别串联连接一个电平转换单元，所述电平转换单元用于在相连接的两个待供电单元之间进行信号电平转换。图13仅示意性地展现了在图1所述实施例基础上的改进，对于其他的任一实施例，改进方式相同。
具体而言，电平转换单元例如可以采用电容耦合法、差分信号传输法和\或二极管压降法实现。每个待供电单元分别通过电平转换单元中的低到高信号电平转换模块与上一级电压域中的待供电单元连接，通过信号电平转换单元中的高到低信号电平转换模块与下一级电压域中的待供电单元连接。本发明实施例中，由于串联的不同待供电单元上形成的电压域大小不同，上一级电压域要高于本级电压域，本级电压域又高于下一级电压域，每级电压域的待供电单元通过低到高信号电平转换模块与上一级电压域中的待供电单元连接，低到高信号电平转换模块可以将本级电压域的待供电单元发送的信号转换为上一级电压域的信号后发送给上一级电压域中的待供电单元；每级电压域的待供电单元通过高到低信号电平转换模块与下一级电压域中的待供电单元连接，高到低信号电平转换模块可以将本级电压域待供电单元发送的信号转换为下一级电压域的信号后发送给下一级电压域中的待供电单元，从而在串联的待供电单元之间实现不同电压域之间的信号通信。
图14为本发明串联供电方法的第一实施方式的流程示意图。如图14所示，本发明实施例的串联供电方法包括：
将N个待供电单元串联连接，每个待供电单元分别具有第一电源电压(VDDQ)输入端、第二电源电压(VDD)输入端和接地端，第N级待供电单元的第一电源电压输入端连接第一电源供电端(VDDQN)，第1级待供电单元的接地端连接地(VSS)，每一级待供电单元的接地端与下一级待供电单元的第一电源电压输入端相连，从而经由第一电源电压输入端为每个待供电单元分别提供第一电源电压(VDDQ1，VDDQ2，...，VDDQn)；
将N个电源单元依次串联连接到地(VSS)，每个电源单元的输入端分别连接至同级的待供电单元的第一电源电压输入端，并且每个电源单元的输出端连接至同级的待供电单元的第二电源电压输入端，从而经由第二电源电压输入端为所连接的待供电单元提供第二电源电压(VDD1，VDD2，...，VDDn)，其中N为大于1的整数。
在一些实施方式中，第一电源电压VDDQ和第二电源电压VDD为CPU/GPU计算架构中两个大电流的主电源，VDDQ的电流可以达到12A，VDD的电流可以达到20A。所述第一电源电压VDDQ大于第二电源电压VDD，例如，第一电源电压VDDQ可以为1.5V，第二电源电压VDD可以为0.8V。
在一些实施方式中，电源单元通常可以用DC-DC模块实现。待供电单元可以包括CPU芯片、GPU芯片、专用集成电路ASIC芯片等。
本发明实施例通过将两个大电流的主电源中电压较高者VDDQ作为待供电单元的串联供电主路径，在每一级通过对同级的VDDQ输入电压进行直流电压转换来生成同级待供电单元的VDD供电电压，与传统的串联供电方法相比，本发明实施例在电源转换效率上提升了5-10％左右，并且减少了电路整体供电电流，节省了更多的物料成本。
图15为本发明串联供电方法的第二实施方式的流程示意图。如图15所示，本发明实施例的串联供电方法包括：
将N个第一待供电单元和N个第二待供电单元分别串联连接，每个第一待供电单元和第二待供电单元分别具有第一电源电压(VDDQ)输入端、第二电源电压(VDD)输入端和接地端，同一级的第一待供电单元和第二待供电单元的第一电源电压(VDDQ)输入端并联连接，接地端并联连接，第N级的第一待供电单元和第二待供电单元的第一电源电压输入端连接第一电源供电端(VDDQn)，第1级的第一待供电单元和第二待供电单元的接地端连接地(VSS)，每一级的第一待供电单元和第二待供电单元的接地端分别与下一级的第一待供电单元和第二待供电单元的第一电源电压输入端相连，从而经由第一电源电压输入端为每个第一待供电单元和第二待供电单元分别提供第一电源电压(VDDQ1，VDDQ2，...，VDDQn)；
将N个电源单元依次串联连接到地(VSS)，每个电源单元的输入端分别连接至同级的第一待供电单元和第二待供电单元的第一电源电压输入端，并且每个电源单元的输出端连接至同级的第一待供电单元和第二待供电单元的第二电源电压输入端，从而经由第二电源电压输入端为所连接的第一待供电单元和第二待供电单元提供第二电源电压(VDD1，VDD2，...，VDDn)，其中N为大于1的整数。
在一些实施方式中，第一电源电压VDDQ和第二电源电压VDD为CPU/GPU计算架构中两个大电流的主电源，VDDQ的电流可以达到12A，VDD的电流可以达到20A。所述第一电源电压VDDQ大于第二电源电压VDD，例如，第一电源电压VDDQ可以为1.5V，第二电源电压VDD可以为0.8V。
在一些实施方式中，电源单元通常可以用DC-DC模块实现。第一和第二待供电单元可以包括CPU芯片、GPU芯片、专用集成电路ASIC芯片等。在一些实施方式中，每一级第一和第二待供电单元的数量可以扩展至并联的多个。
本发明实施例通过将两个大电流的主电源中电压较高者VDDQ作为待供电单元的串联供电主路径，在每一级通过对同级的VDDQ输入电压进行直流电压转换来生成同级待供电单元的VDD供电电压，与传统的串联供电方法相比，本发明实施例在电源转换效率上提升了5-10％左右，并且减少了电路整体供电电流，节省了更多的物料成本。
图16为本发明串联供电方法的第三实施方式的结构示意图。如图16所示，本发明实施例的串联供电方法包括：
将N个第一待供电单元和N个第二待供电单元分别串联连接，每个第一待供电单元具有第一电源电压(VDDQ)输入端、第二电源电压(VDD)输入端和接地端，每个第二待供电单元具有第一电源电压(VDDQ)输入端和接地端，同一级的第一待供电单元和第二待供电单元的第一电源电压(VDDQ)输入端并联连接，接地端并联连接，第N级的第一待供电单元和第二待供电单元的第一电源电压输入端连接第一电源供电端(VDDQn)，第1级的第一待供电单元和第二待供电单元的接地端连接地(VSS)，每一级的第一待供电单元和第二待供电单元的接地端分别与下一级的第一待供电单元和第二待供电单元的第一电源电压输入端相连，从而经由第一电源电压输入端为每个第一待供电单元和第二待供电单元分别提供第一电源电压(VDDQ1，VDDQ2，...，VDDQn)；
将N个电源单元依次串联连接到地(VSS)，每个电源单元的输入端分别连接至同级的第一待供电单元和第二待供电单元的第一电源电压输入端，并且每个电源单元的输出端连接至同级的第一待供电单元的第二电源电压输入端，从而经由第二电源电压输入端为所连接的第一待供电单元提供第二电源电压(VDD1，VDD2，...，VDDn)，其中N为大于1的整数。
在一些实施方式中，第一电源电压VDDQ和第二电源电压VDD为CPU/GPU计算架构中两个大电流的主电源，VDDQ的电流可以达到12A，VDD的电流可以达到20A。所述第一电源电压VDDQ大于第二电源电压VDD，例如，第一电源电压VDDQ可以为1.5V，第二电源电压VDD可以为0.8V。
在一些实施方式中，电源单元通常可以用DC-DC模块实现。第一待供电单元可以包括CPU芯片、GPU芯片、专用集成电路ASIC芯片等，第二待供电单元可以包括DDR存储单元等。在一些实施方式中，每一级第一和第二待供电单元的数量可以扩展至并联的多个。
本发明实施例通过将两个大电流的主电源中电压较高者VDDQ作为待供电单元的串联供电主路径，在每一级通过对同级的VDDQ输入电压进行直流电压转换来生成同级待供电单元的VDD供电电压，与传统的串联供电方法相比，本发明实施例在电源转换效率上提升了5-10％左右，并且减少了电路整体供电电流，节省了更多的物料成本。
图17为本发明串联供电方法的第四实施方式的流程示意图。如图17所示，本发明实施例的串联供电方法包括：
将N个待供电单元串联连接，每个待供电单元分别具有第一电源电压(VDDQ)输入端、第二电源电压(VDD)输入端和接地端，第N级待供电单元的第二电源电压输入端连接第二电源供电端(VDDN)，第1级待供电单元的接地端连接地(VSS)，每一级待供电单元的接地端与下一级待供电单元的第二电源电压输入端相连，从而经由第二电源电压输入端为每个待供电单元分别提供第二电源电压(VDD1，VDD2，...，VDDn)；
将与所述N个待供电单元对应的N个电源单元的输入端连接到外部电源(VCC)，所述N个电源单元的输出端分别连接到对应的一个待供电单元的第一电源电压输入端，从而经由第一电源电压输入端为所连接的待供电单元提供第一电源电压(VDDQ1，VDDQ2，...，VDDQn)，其中N为大于1的整数。
在一些实施方式中，第一电源电压VDDQ和第二电源电压VDD为CPU/GPU计算架构中两个大电流的主电源，VDDQ的电流可以达到12A，VDD的电流可以达到20A。所述第一电源电压VDDQ大于第二电源电压VDD，例如，第一电源电压VDDQ可以为1.5V，第二电源电压VDD可以为0.8V。
在一些实施方式中，电源单元通常可以用DC-DC模块实现。第一和第二待供电单元可以包括CPU芯片、GPU芯片、专用集成电路ASIC芯片等。
本发明实施例通过将两个大电流的主电源中电流最大者VDD作为待供电单元的串联供电主路径，在每一级通过外部电源进行直流电压转换来生成同级待供电单元的VDDQ供电电压，与传统的串联供电方法相比，本发明实施例在电源转换效率上提升了5-10％左右，并且减少了电路整体供电电流，节省了更多的物料成本。
图18为本发明串联供电方法的第五实施方式的流程示意图。如图18所示，本发明实施例的串联供电方法包括：
将N个第一待供电单元和N个第二待供电单元分别串联连接，每个第一待供电单元和第二待供电单元分别具有第一电源电压(VDDQ)输入端、第二电源电压(VDD)输入端和接地端，同一级的第一待供电单元和第二待供电单元的第二电源电压(VDD)输入端并联连接，接地端并联连接，第N级的第一待供电单元和第二待供电单元的第二电源电压输入端连接第二电源供电端(VDDn)，第1级的第一待供电单元和第二待供电单元的接地端连接地(VSS)，每一级的第一待供电单元和第二待供电单元的接地端分别与下一级的第一待供电单元和第二待供电单元的第二电源电压输入端相连，从而经由第二电源电压输入端为每个第一待供电单元和第二待供电单元分别提供第二电源电压(VDD1，VDD2，...，VDDn)；
将与所述N个第一待供电单元和第二待供电单元对应的N个电源单元的输入端连接到外部电源(VCC)，所述N个电源单元的输出端分别连接到对应的一个第一待供电单元和第二待供电单元的第一电源电压输入端，从而经由第一电源电压输入端为所连接的第一待供电单元和第二待供电单元分别提供第一电源电压(VDDQ1，VDDQ2，...，VDDQn)，其中N为大于1的整数。
在一些实施方式中，第一电源电压VDDQ和第二电源电压VDD为CPU/GPU计算架构中两个大电流的主电源，VDDQ的电流可以达到12A，VDD的电流可以达到20A。所述第一电源电压VDDQ大于第二电源电压VDD，例如，第一电源电压VDDQ可以为1.5V，第二电源电压VDD可以为0.8V。
在一些实施方式中，电源单元通常可以用DC-DC模块实现。第一和第二待供电单元可以包括CPU芯片、GPU芯片、专用集成电路ASIC芯片等。在一些实施方式中，每一级第一和第二待供电单元的数量可以扩展至并联的多个。
本发明实施例通过将两个大电流的主电源中电流最大者VDD作为待供电单元的串联供电主路径，在每一级通过外部电源进行直流电压转换来生成同级待供电单元的VDDQ供电电压，与传统的串联供电方法相比，本发明实施例在电源转换效率上提升了5-10％左右，并且减少了电路整体供电电流，节省了更多的物料成本。
图19为本发明串联供电方法的第六实施方式的流程示意图。如图19所示，本发明实施例的串联供电方法包括：
将N个第一待供电单元串联连接，N个第二待供电单元分别与同级的第一待供电单元共地连接，每个第一待供电单元具有第一电源电压(VDDQ)输入端、第二电源电压(VDD)输入端和接地端，每个第二待供电单元具有第一电源电压(VDDQ)输入端和接地端，第N级第一待供电单元的第二电源电压输入端连接第二电源供电端(VDDn)，第1级第一待供电单元的接地端连接地(VSS)，每一级的第一待供电单元的接地端分别与下一级的第一待供电单元的第二电源电压输入端相连，从而经由第二电源电压输入端为每个第一待供电单元分别提供第二电源电压(VDD1，VDD2，...，VDDn)；
将与所述N个第一待供电单元和第二待供电单元对应的N个电源单元的输入端连接到外部电源(VCC)，所述N个电源单元的输出端分别连接到对应的一个第一待供电单元和第二待供电单元的第一电源电压输入端，从而经由第一电源电压输入端为所连接的第一待供电单元和第二待供电单元分别提供第一电源电压(VDDQ1，VDDQ2，...，VDDQn)，其中N为大于1的整数。
在一些实施方式中，第一电源电压VDDQ和第二电源电压VDD为CPU/GPU计算架构中两个大电流的主电源，VDDQ的电流可以达到12A，VDD的电流可以达到20A。所述第一电源电压VDDQ大于第二电源电压VDD，例如，第一电源电压VDDQ可以为1.5V，第二电源电压VDD可以为0.8V。
在一些实施方式中，电源单元通常可以用DC-DC模块实现。第一待供电单元可以包括CPU芯片、GPU芯片、专用集成电路ASIC芯片等，第二待供电单元可以包括DDR存储单元等。在一些实施方式中，每一级第一和第二待供电单元的数量可以扩展至并联的多个。
本发明实施例通过将两个大电流的主电源中电流最大者VDD作为待供电单元的串联供电主路径，在每一级通过外部电源进行直流电压转换来生成同级待供电单元的VDDQ供电电压，与传统的串联供电方法相比，本发明实施例在电源转换效率上提升了5-10％左右，并且减少了电路整体供电电流，节省了更多的物料成本。
图20为本发明串联供电方法的第七实施方式的结构示意图。如图20所示，本发明实施例的串联供电方法包括：
将N个待供电单元串联连接，每个待供电单元分别具有第一电源电压(VDDQ)输入端、第二电源电压(VDD)输入端和接地端，第N级待供电单元的第二电源电压输入端连接第二电源供电端(VDDn)，第1级待供电单元的接地端连接地(VSS)，每一级待供电单元的接地端与下一级待供电单元的第二电源电压输入端相连，从而经由第二电源电压输入端为每个待供电单元分别提供第二电源电压(VDD1，VDD2，...，VDDn)；
将第N级待供电单元的第一电源电压输入端连接至第一电源供电端(VDDQn)，其余N-1级待供电单元的第一电源电压输入端分别连接到上一级待供电单元的第二电源电压输入端，从而经由第一电源电压输入端为每个待供电单元分别提供第一电源电压(VDDQ1，VDDQ2，...，VDDQn)，其中N为大于1的整数。
在一些实施方式中，第一电源电压VDDQ和第二电源电压VDD为CPU/GPU计算架构中两个大电流的主电源，VDDQ的电流可以达到12A，VDD的电流可以达到20A。所述第一电源电压VDDQ大于第二电源电压VDD，例如，第一电源电压VDDQ可以为1.6V，第二电源电压VDD可以为0.8V。
本发明实施例利用VDD和VDDQ电压接近的特点，将VDDQ电压默认设置为1.6V，将VDD作为待供电单元的串联供电主路径，逐级借用上一级的VDD电压来生成本级待供电单元的VDDQ供电电压。与传统的串联供电方法相比，本发明实施例的串联供电电路在电源转换效率上提升了5-10％左右，并且减少了电路整体供电电流，节省了更多的物料成本。
图21为本发明串联供电方法的第八实施方式的结构示意图。如图21所示，本发明实施例的串联供电方法包括：
将N个第一待供电单元和N个第二待供电单元分别串联连接，每个第一待供电单元和第二待供电单元分别具有第一电源电压(VDDQ)输入端、第二电源电压(VDD)输入端和接地端，同一级的第一待供电单元和第二待供电单元的第二电源电压(VDD)输入端并联连接，接地端并联连接，第N级的第一待供电单元和第二待供电单元的第二电源电压输入端连接第二电源供电端(VDDn)，第1级的第一待供电单元和第二待供电单元的接地端连接地(VSS)，每一级的第一待供电单元和第二待供电单元的接地端分别与下一级的第一待供电单元和第二待供电单元的第二电源电压输入端相连，从而经由第二电源电压输入端为每个第一待供电单元和第二待供电单元分别提供第二电源电压(VDD1，VDD2，...，VDDn)；
将第N级的第一待供电单元和第二待供电单元的第一电源电压输入端连接至第一电源供电端(VDDQn)，其余N-1级第一待供电单元和第二待供电单元的第一电源电压输入端分别连接到上一级第一待供电单元和第二待供电单元的第二电源电压输入端，从而经由第一电源电压输入端为每个第一待供电单元和第二待供电单元分别提供第一电源电压(VDDQ1，VDDQ2，...，VDDQn)，其中N为大于1的整数。
在一些实施方式中，第一电源电压VDDQ和第二电源电压VDD为CPU/GPU计算架构中两个大电流的主电源，VDDQ的电流可以达到12A，VDD的电流可以达到20A。所述第一电源电压VDDQ大于第二电源电压VDD，例如，第一电源电压VDDQ可以为1.6V，第二电源电压VDD可以为0.8V。
在一些实施方式中，第一和第二待供电单元可以包括CPU芯片、GPU芯片、专用集成电路ASIC芯片等。在一些实施方式中，每一级第一和第二待供电单元的数量可以扩展至并联的多个。
本发明实施例利用VDD和VDDQ电压接近的特点，将VDDQ电压默认设置为1.6V，将VDD作为待供电单元的串联供电主路径，逐级借用上一级的VDD电压来生成本级待供电单元的VDDQ供电电压。与传统的串联供电方法相比，本发明实施例的串联供电电路在电源转换效率上提升了5-10％左右，并且减少了电路整体供电电流，节省了更多的物料成本。
图22为本发明串联供电方法的第九实施方式的结构示意图。如图22所示，本发明实施例的串联供电方法包括：
将N个第一待供电单元串联连接，N个第二待供电单元分别与同级的第一待供电单元共地连接，每个第一待供电单元具有第一电源电压(VDDQ)输入端、第二电源电压(VDD)输入端和接地端，每个第二待供电单元具有第一电源电压(VDDQ)输入端和接地端，第N级第一待供电单元的第二电源电压输入端连接第二电源供电端(VDDn)，第1级第一待供电单元的接地端连接地(VSS)，每一级的第一待供电单元的接地端分别与下一级的第一待供电单元的第二电源电压输入端相连，从而经由第二电源电压输入端为每个第一待供电单元分别提供第二电源电压(VDD1，VDD2，...，VDDn)；
将第N级的第一待供电单元和第二待供电单元的第一电源电压输入端连接至第一电源供电端(VDDQn)，其余N-1级第一待供电单元和第二待供电单元的第一电源电压输入端分别连接到上一级第一待供电单元的第二电源电压输入端，从而经由第一电源电压输入端为每个第一待供电单元和第二待供电单元分别提供第一电源电压(VDDQ1，VDDQ2，...，VDDQn)，其中N为大于1的整数。
在一些实施方式中，第一电源电压VDDQ和第二电源电压VDD为CPU/GPU计算架构中两个大电流的主电源，VDDQ的电流可以达到12A，VDD的电流可以达到20A。所述第一电源电压VDDQ大于第二电源电压VDD，例如，第一电源电压VDDQ可以为1.6V，第二电源电压VDD可以为0.8V。
在一些实施方式中，第一待供电单元可以包括CPU芯片、GPU芯片、专用集成电路ASIC芯片等，第二待供电单元可以包括DDR存储单元等。在一些实施方式中，每一级第一和第二待供电单元的数量可以扩展至并联的多个。
本发明实施例利用VDD和VDDQ电压接近的特点，将VDDQ电压默认设置为1.6V，将VDD作为待供电单元的串联供电主路径，逐级借用上一级的VDD电压来生成本级待供电单元的VDDQ供电电压。与传统的串联供电方法相比，本发明实施例的串联供电电路在电源转换效率上提升了5-10％左右，并且减少了电路整体供电电流，节省了更多的物料成本。
在一些实施方式中，上述串联供电方法还包括在相邻的两个待供电单元之间分别串联一个电平转换单元，用于在相连接的两个待供电单元之间进行信号电平转换。
图23为本发明计算设备的一个实施方式的结构示意图。如图23所示，本发明所述计算设备包括前述任意一项实施例的串联供电电路。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (13)

1.一种串联供电电路，其特征在于，所述串联供电电路包括：
N个串联连接的待供电单元，每个待供电单元分别具有第一电源电压输入端、第二电源电压输入端和接地端，第N级待供电单元的第二电源电压输入端连接第二电源供电端，第1级待供电单元的接地端连接地，每一级待供电单元的接地端与下一级待供电单元的第二电源电压输入端相连，从而经由第二电源电压输入端为每个待供电单元分别提供第二电源电压；
与所述N个待供电单元对应的N个电源单元，所述电源单元的输入端分别连接到外部电源，所述电源单元将对输入端的输入电压进行直流电压转换得到的电压作为第一电源电压输出到输出端，输出端分别连接到对应的一个待供电单元的第一电源电压输入端，从而经由第一电源电压输入端为所连接的待供电单元提供第一电源电压，其中，N为大于1的整数，
所述第一电源电压和所述第二电源电压是CPU/GPU计算架构中两个大电流的主电源，所述第一电源电压大于所述第二电源电压，所述第一电源电压的电流小于所述第二电源电压的电流，
所述串联供电电路中相邻的两个待供电单元之间分别串联一个电平转换单元，所述电平转换单元用于在相连接的两个待供电单元之间进行信号电平转换。
2.根据权利要求1所述的串联供电电路，其特征在于，所述电源单元为DC-DC模块。
3.一种串联供电电路，其特征在于，所述串联供电电路包括：
N个串联连接的第一待供电单元和N个串联连接的第二待供电单元，每个第一待供电单元和第二待供电单元分别具有第一电源电压输入端、第二电源电压输入端和接地端，同一级的第一待供电单元和第二待供电单元的第二电源电压输入端并联连接，接地端并联连接，第N级的第一待供电单元和第二待供电单元的第二电源电压输入端连接第二电源供电端，第1级的第一待供电单元和第二待供电单元的接地端连接地，每一级的第一待供电单元和第二待供电单元的接地端分别与下一级的第一待供电单元和第二待供电单元的第二电源电压输入端相连，从而经由第二电源电压输入端为每个第一待供电单元和第二待供电单元分别提供第二电源电压；
与所述N个第一待供电单元和第二待供电单元对应的N个电源单元，所述电源单元的输入端分别连接到外部电源，所述电源单元将对输入端的输入电压进行直流电压转换得到的电压作为第一电源电压输出到输出端，输出端分别连接到对应的一个第一待供电单元和第二待供电单元的第一电源电压输入端，从而经由第一电源电压输入端为所连接的第一待供电单元和第二待供电单元分别提供第一电源电压，其中，N为大于1的整数，
所述第一电源电压和所述第二电源电压是CPU/GPU计算架构中两个大电流的主电源，所述第一电源电压大于所述第二电源电压，所述第一电源电压的电流小于所述第二电源电压的电流，
所述串联供电电路中相邻的两个待供电单元之间分别串联一个电平转换单元，所述电平转换单元用于在相连接的两个待供电单元之间进行信号电平转换。
4.根据权利要求3所述的串联供电电路，其特征在于，所述电源单元为DC-DC模块。
5.一种串联供电电路，其特征在于，所述串联供电电路包括：
N个串联连接的第一待供电单元和N个第二待供电单元，每个第一待供电单元具有第一电源电压输入端、第二电源电压输入端和接地端，每个第二待供电单元具有第一电源电压输入端和接地端，同一级的第一待供电单元和第二待供电单元的接地端相连接，第N级第一待供电单元的第二电源电压输入端连接第二电源供电端，第1级第一待供电单元的接地端连接地，每一级的第一待供电单元的接地端分别与下一级的第一待供电单元的第二电源电压输入端相连，从而经由第二电源电压输入端为每个第一待供电单元分别提供第二电源电压；
与所述N个第一待供电单元和第二待供电单元对应的N个电源单元，所述电源单元的输入端分别连接到外部电源，所述电源单元将对输入端的输入电压进行直流电压转换得到的电压作为第一电源电压输出到输出端，输出端分别连接到对应的一个第一待供电单元和第二待供电单元的第一电源电压输入端，从而经由第一电源电压输入端为所连接的第一待供电单元和第二待供电单元分别提供第一电源电压，其中，N为大于1的整数，
所述第一电源电压和所述第二电源电压是CPU/GPU计算架构中两个大电流的主电源，所述第一电源电压大于所述第二电源电压，所述第一电源电压的电流小于所述第二电源电压的电流，
所述串联供电电路中相邻的两个待供电单元之间分别串联一个电平转换单元，所述电平转换单元用于在相连接的两个待供电单元之间进行信号电平转换。
6.根据权利要求5所述的串联供电电路，其特征在于，所述电源单元为DC-DC模块。
7.一种串联供电方法，其特征在于，该方法包括：
将N个待供电单元串联连接，每个待供电单元分别具有第一电源电压输入端、第二电源电压输入端和接地端，第N级待供电单元的第二电源电压输入端连接第二电源供电端，第1级待供电单元的接地端连接地，每一级待供电单元的接地端与下一级待供电单元的第二电源电压输入端相连，从而经由第二电源电压输入端为每个待供电单元分别提供第二电源电压；
将与所述N个待供电单元对应的N个电源单元的输入端连接到外部电源，所述N个电源单元将对输入端的输入电压进行直流电压转换得到的电压作为第一电源电压输出到输出端，所述N个电源单元的输出端分别连接到对应的一个待供电单元的第一电源电压输入端，从而经由第一电源电压输入端为所连接的待供电单元提供第一电源电压，其中N为大于1的整数，
所述第一电源电压和所述第二电源电压是CPU/GPU计算架构中两个大电流的主电源，所述第一电源电压大于所述第二电源电压，所述第一电源电压的电流小于所述第二电源电压的电流，
该方法还包括在相邻的两个待供电单元之间分别串联一个电平转换单元，用于在相连接的两个待供电单元之间进行信号电平转换。
8.根据权利要求7所述的串联供电方法，其特征在于，所述电源单元为DC-DC模块。
9.一种串联供电方法，其特征在于，该方法包括：
将N个第一待供电单元和N个第二待供电单元分别串联连接，每个第一待供电单元和第二待供电单元分别具有第一电源电压输入端、第二电源电压输入端和接地端，同一级的第一待供电单元和第二待供电单元的第二电源电压输入端并联连接，接地端并联连接，第N级的第一待供电单元和第二待供电单元的第二电源电压输入端连接第二电源供电端，第1级的第一待供电单元和第二待供电单元的接地端连接地，每一级的第一待供电单元和第二待供电单元的接地端分别与下一级的第一待供电单元和第二待供电单元的第二电源电压输入端相连，从而经由第二电源电压输入端为每个第一待供电单元和第二待供电单元分别提供第二电源电压；
将与所述N个第一待供电单元和第二待供电单元对应的N个电源单元的输入端连接到外部电源，所述N个电源单元将对输入端的输入电压进行直流电压转换得到的电压作为第一电源电压输出到输出端，所述N个电源单元的输出端分别连接到对应的一个第一待供电单元和第二待供电单元的第一电源电压输入端，从而经由第一电源电压输入端为所连接的第一待供电单元和第二待供电单元分别提供第一电源电压，其中，N为大于1的整数，
所述第一电源电压和所述第二电源电压是CPU/GPU计算架构中两个大电流的主电源，所述第一电源电压大于所述第二电源电压，所述第一电源电压的电流小于所述第二电源电压的电流，
该方法还包括在相邻的两个待供电单元之间分别串联一个电平转换单元，用于在相连接的两个待供电单元之间进行信号电平转换。
10.根据权利要求9所述的串联供电方法，其特征在于，所述电源单元为DC-DC模块。
11.一种串联供电方法，其特征在于，该方法包括：
将N个第一待供电单元串联连接，N个第二待供电单元分别与同级的第一待供电单元共地连接，每个第一待供电单元具有第一电源电压输入端、第二电源电压输入端和接地端，每个第二待供电单元具有第一电源电压输入端和接地端，第N级第一待供电单元的第二电源电压输入端连接第二电源供电端，第1级第一待供电单元的接地端连接地，每一级的第一待供电单元的接地端分别与下一级的第一待供电单元的第二电源电压输入端相连，从而经由第二电源电压输入端为每个第一待供电单元分别提供第二电源电压；
将与所述N个第一待供电单元和第二待供电单元对应的N个电源单元的输入端连接到外部电源，所述N个电源单元将对输入端的输入电压进行直流电压转换得到的电压作为第一电源电压输出到输出端，所述N个电源单元的输出端分别连接到对应的一个第一待供电单元和第二待供电单元的第一电源电压输入端，从而经由第一电源电压输入端为所连接的第一待供电单元和第二待供电单元分别提供第一电源电压，其中，N为大于1的整数，
所述第一电源电压和所述第二电源电压是CPU/GPU计算架构中两个大电流的主电源，所述第一电源电压大于所述第二电源电压，所述第一电源电压的电流小于所述第二电源电压的电流，
该方法还包括在相邻的两个待供电单元之间分别串联一个电平转换单元，用于在相连接的两个待供电单元之间进行信号电平转换。
12.根据权利要求11所述的串联供电方法，其特征在于，所述电源单元为DC-DC模块。
13.一种计算设备，其特征在于，所述计算设备包括权利要求1-6任一项所述的串联供电电路。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108809068A (zh) * 2018-06-29 2018-11-13 北京嘉楠捷思信息技术有限公司 电压跟随串联供电电路

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN2601480Y (zh) * 2003-01-02 2004-01-28 曾郑刚 分离负载串联供电电路
CN105045364A (zh) * 2015-07-21 2015-11-11 北京比特大陆科技有限公司 串联供电电路、虚拟数字币挖矿机和计算机服务器
CN106249834A (zh) * 2016-07-29 2016-12-21 北京比特大陆科技有限公司 供电电路、虚拟数字币挖矿机和计算机服务器
CN107145208A (zh) * 2017-06-20 2017-09-08 算丰科技（北京）有限公司 多级串联供电电路、方法、装置、挖矿机和服务器
CN206523836U (zh) * 2016-12-16 2017-09-26 算丰科技（北京）有限公司 串联供电芯片和系统

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04200268A (ja) * 1990-11-29 1992-07-21 Mitsubishi Electric Corp 降圧チョッパー回路
CN2148352Y (zh) * 1993-03-10 1993-12-01 侬建新 自带电源的系统空间字符/图形卡
US6288563B1 (en) * 1998-12-31 2001-09-11 Intel Corporation Slew rate control
KR100452322B1 (ko) * 2002-06-26 2004-10-12 삼성전자주식회사 반도체 메모리 장치의 전원전압 공급 방법 및 셀 어레이전원전압 공급회로
CN106383566A (zh) * 2016-10-21 2017-02-08 算丰科技（北京）有限公司 供电电路

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN2601480Y (zh) * 2003-01-02 2004-01-28 曾郑刚 分离负载串联供电电路
CN105045364A (zh) * 2015-07-21 2015-11-11 北京比特大陆科技有限公司 串联供电电路、虚拟数字币挖矿机和计算机服务器
CN106249834A (zh) * 2016-07-29 2016-12-21 北京比特大陆科技有限公司 供电电路、虚拟数字币挖矿机和计算机服务器
CN206523836U (zh) * 2016-12-16 2017-09-26 算丰科技（北京）有限公司 串联供电芯片和系统
CN107145208A (zh) * 2017-06-20 2017-09-08 算丰科技（北京）有限公司 多级串联供电电路、方法、装置、挖矿机和服务器

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