CN102937945B - 一种上下堆叠多颗芯片时减少芯片间互连线的方法 - Google Patents

Abstract

本发明公开了一种上下堆叠多颗芯片时减少芯片间互连线的方法，包括：在上下堆叠多颗芯片中的每个芯片上设置双向控制单元；每个芯片的微控制器标准系统总线中输入数据总线信号和输出数据总线信号连接至双向控制单元；每个芯片的微控制器标准系统总线中数据总线读写使能信号连接至每个双向控制单元；通过互连线将双向控制单元分别上下连接。本发明采用了双向控制单元整合微控制器标准系统总线中输入数据总线和输出数据总线的信号线，减少用微控制器标准系统总线做管脚互连的上下堆叠芯片间互连线的数量，降低互连封装后的片上系统芯片成本。

Description

一种上下堆叠多颗芯片时减少芯片间互连线的方法

技术领域

本发明涉及芯片堆叠技术领域，尤其涉及一种上下堆叠多颗芯片时减少芯片间互连线的方法。

背景技术

由于数字和模拟电路不能同时随着集成电路制造工艺尺寸的不断缩小而等比例缩小，所以当工艺不断越来越先进的时候，用同一种工艺把数模混合片上系统实现在同一颗芯片上的成本就会越来越不优化。如图1所示，现在基于芯片堆叠技术，把片上系统中的数字逻辑单元和模拟电路分开，把面积能够随着工艺尺寸不断缩小而等比例缩小的数字逻辑单元实现在先进的小尺寸工艺芯片上，把面积不能随着工艺尺寸不断缩小而等比例缩小的模拟电路实现在折旧完毕且价格低廉的大尺寸工艺芯片上，用微控制器标准系统总线做管脚互连上下堆叠芯片的方法也随之出现。

微控制器标准系统总线的信号数量是固定的，不会随着系统片上外设的增多而增多，但由于系统总线本身包括数据总线，地址总线和控制总线，再加上现在的微控制器都是16位，32位或者64位的，所以总线总信号数量就会很多，比如ARM的标准系统总线AMBA，其信号总数为130个左右。这么多的信号线意味着更多的输入输出管脚，这就会增加上下堆叠芯片的面积，增加不必要的成本；这么多的信号线也意味着互连线的增多，封装成本也会增加。从而整个片上系统芯片的成本就会很高。

发明内容

本发明克服了现有技术中输入输出管脚数量越多造成芯片面积越大、芯片封装成本上升的缺陷，提出了一种上下堆叠多颗芯片时减少芯片间互连线的方法。本发明采用了双向控制单元整合微控制器标准系统总线中的输入输出数据总线信号线，减少了互连线的数量，降低互连封装后的片上系统芯片成本。

本发明提出了一种上下堆叠多颗芯片时减少芯片间互连线的方法，包括：

步骤一：在所述上下堆叠多颗芯片中的每个芯片上设置至少一个双向控制单元；

步骤二：所述每个芯片的微控制器标准系统总线中至少一根输入数据总线信号和至少一根输出数据总线信号连接至所述双向控制单元；

步骤三：所述每个芯片的微控制器标准系统总线中数据总线读写使能信号连接至每个所述双向控制单元；

步骤四：通过至少一根互连线将所述双向控制单元分别上下连接。

其中，进一步包括：

步骤五：将所述每个芯片的微控制器标准系统总线中的二根以上的信号线进行分组，分组后每个组通过一根互连线进行上下连接。

其中，所述微控制器标准系统总线包括输入数据总线、输出数据总线、控制信号总线、地址信号总线。

其中，当芯片间传输数据时，包括：

步骤A1：发送方芯片将数据通过发送方微控制器标准系统总线中输出数据总线上的至少一根信号线传输至发送方双向控制单元；

步骤A2：所述发送方双向控制单元调节至输出状态，将所述数据传输至所述至少一根互连线；

步骤A3：所述至少一根互连线将所述数据传输至接收方双向控制单元；

步骤A4：所述接收方双向控制单元调节至输入状态，将所述互连线的数据通过接收方微控制器标准系统总线中的输出数据总线上的至少一根信号线传输至接收方芯片。

其中，进一步包括：

步骤A5：所述接收方芯片完成数据接收后，所述发送方双向控制单元调节至输入状态，所述接收方双向控制单元调节至输出状态，从而所述接收方芯片转为所述发送方芯片，所述发送方芯片转为所述接收方芯片；重新执行所述步骤A1至步骤A4，完成微控制器标准系统总线中输入输出数据总线上数据的反向传输。

其中，进一步包括：

步骤B1：当所述发送方微控制器标准系统总线的信号线进行分组后，所述每个分组内二根以上信号线的并行信号数据转为串行信号数据，分别分时传输至与所述分组连接的所述一个输入输出管脚上，通过与所述输入输出管脚相连接的互连线传输到接收方芯片上；

步骤B2：当所述接收方芯片接收到串行信号数据时，所述接收方芯片将所述串行信号数据转为每个分组内的并行数据，所述每个分组内的并行数据最终转换成所述接收方微控制器标准系统总线的并行信号数据。

其中，所述上下堆叠多颗芯片是由微控制器标准系统总线信号作为输入输出管脚进行上下互连。

其中，所述上下堆叠多颗芯片采用硅通孔技术或者引线接合法进行上下互连。

本发明可以整合微控制器标准系统总线中的读写双向数据总线，将微控制器标准系统总线中的读写控制信号作为双向控制单元的控制信号，将微控制器标准系统总线中的读写数据信号分别连到双向控制单元上，双向控制单元通过一个输入输出管脚传输数据，使读写数据共享一个输入输出管脚分时在互连线上传输。

本发明既通过整合微控制器标准系统总线中的读写双向数据总线，又可在上下芯片间分组串行传输微控制器标准系统总线中的信号线。本发明将信号线进行分组，对组内信号线的并行信号转为串行信号通过互连线上传输，接收端将该串行信号转为并行信号，从而在接收端被并行接收并处理，从而减少了上下互连芯片的管脚数目和芯片面积，以及互连线的数量，使互连封装后的片上系统芯片成本大大降低。

附图说明

图1是现有技术中用微控制器标准系统总线做管脚互连上下堆叠芯片的示意图。

图2是本发明减少芯片见互连线方法的流程图。

图3是应用本发明方法后数据传输的流程图。

图4是现有技术中输入输出数据总线的总线协议图。

图5是本发明中整合输入输出数据总线的电路图。

图6是本发明中分组串行传输微控制器标准系统总线中信号线的连接示意图。

具体实施方式

结合以下具体实施例和附图，对本发明作进一步的详细说明。实施本发明的过程、条件、实验方法等，除以下专门提及的内容之外，均为本领域的普遍知识和公知常识，本发明没有特别限制内容。

11-发送方芯片，12-发送方微控制器标准系统总线，13-发送方双向控制单元，21-接收方芯片，22-接收方微控制器标准系统总线，23-接收方双向控制单元。

本发明的一种上下堆叠多颗芯片时减少芯片间互连线的方法，如图2所示，包括：

步骤一：在上下堆叠多颗芯片中的每个芯片上设置至少一个双向控制单元；

步骤二：每个芯片的微控制器标准系统总线中至少一根输入数据总线信号和至少一根输出数据总线信号连接至双向控制单元；

步骤三：每个芯片的微控制器标准系统总线中数据总线读写使能信号连接至每个双向控制单元；

步骤四：通过至少一根互连线将双向控制单元分别上下连接。

本发明中，进一步包括：

步骤五：将每个芯片的微控制器标准系统总线中的二根以上的信号线进行分组，分组后每个组通过一根互连线进行上下连接。

本发明中，微控制器标准系统总线包括输入数据总线、输出数据总线、控制信号总线、地址信号总线。

本发明中，当芯片间传输数据时，如图3所示，包括：

步骤A1：发送方芯片11将数据通过发送方微控制器标准系统总线12中输出数据总线上的至少一根信号线传输至发送方双向控制单元13；

步骤A2：发送方双向控制单元13调节至输出状态，将数据传输至至少一根互连线；

步骤A3：至少一根互连线将数据传输至接收方双向控制单元23；

步骤A4：接收方双向控制单元23调节至输入状态，将互连线的数据通过接收方微控制器标准系统总线22中的输出数据总线上的至少一根信号线传输至接收方芯片21。

其中，进一步包括：

步骤A5：接收方芯片21完成数据接收后，发送方双向控制单元13调节至输入状态，接收方双向控制单元23调节至输出状态，从而接收方芯片21转为发送方芯片11，发送方芯片11转为接收方芯片21；重新执行步骤A1至步骤A4，完成微控制器标准系统总线中输入输出数据总线上数据的反向传输。

本发明中，进一步包括：

步骤B1：当发送方微控制器标准系统总线12的信号线进行分组后，每个分组内二根以上信号线的并行信号数据转为串行信号数据，分别分时传输至与分组连接的一个输入输出管脚上，通过与输入输出管脚相连接的互连线传输到接收方芯片21上；

步骤B2：当接收方芯片21接收到串行信号数据时，接收方芯片21将串行信号数据转为每个分组内的并行数据，每个分组内的并行数据最终转换成接收方微控制器标准系统总线22的并行信号数据。

本发明的上下堆叠多颗芯片是由微控制器标准系统总线信号作为输入输出管脚进行上下互连。

本发明的上下堆叠多颗芯片采用硅通孔技术(TSV)或者引线接合法(wire bonding)进行上下互连。

实施例1：

在微控制器标准系统总线中，写的数据总线信号数量与读的数据总线信号数量相等，例如基于ARM内核的AHB(Advanced High Performance Bus)中输出写数据总线是32根，输入读数据总线也是32根。如图4所示，HCLK是ARM的系统时钟，HADDR[31:0]是ARM中的地址总线，Control是ARM中的控制总线，HWDATA[31:0]是ARM中的输出写数据总线，一共32根；HRDATA[31:0]是ARM中的输入读数据总线，一共32根。在每个芯片上各设置与输入读数据总线或输出写数据总线中信号线相同数量的双向控制单元，即本实施例中每个芯片上各设置有32个双向控制单元。每个双向控制单元分别与一根输入读数据总线的信号线以及一根输出写数据总线的信号线连接，并将控制信号总线中的读写控制信号作为双向控制单元的控制使能信号。本实施例中将控制信号总线、输入读数据总线的信号线、输出写数据总线的信号线与双向控制单元连接，利用微控制器标准系统总线中控制信号总线的数据总线读写使能信号把微控制器标准系统总线中的输入读数据总线和输出写数据总线合并，合并后的输入输出数据总线上的信号分时复用同一个输入输出管脚，在上下芯片互联线上传输。

其中，当Control信号在地址相位内为写有效时，在数据相位内HWDATA[31:0]上的数据会被写入HADDR[31:0]所对应的地址上；当Control信号在地址相位内为读有效时，在数据相位内HRDATA[31:0]上的数据，会被ARM内核采集走。可见，HWDATA与HRDATA两组数据总线不会同时生效，且由control信号控制。本实施例中将输出写数据总线和输入读数据总线合并起来，然后通过双向控制单元进行读/写控制，将两根数据总线整合后通过一根互连线进行数据传输(每根互连线的两端各连接一个管脚)，从而减少用微控制器标准系统总线做管脚的数量，达到减少芯片面积，降低成本的目的。具体实现方式如图5所示，其中HWRITE是系统写有效信号，是系统控制信号总线上的一个信号，用来确定总线上是做读操作还是写操作，当HWRITE为低电平时为读操作，反之则为写操作。HWRITEB是HWRITE取反后的信号，HCLK是系统时钟，Hwrite_top是发送方芯片11上对HWRITEB采样后的信号，Hwrite_bot是接收方芯片21上对HWRITE采样后的信号。OEN_top和OEN_bot分别是发送方双向控制单元13、接收方双向控制单元23的输出使能信号，OEN_top和OEN_bot为低电平时双向控制单元处于输出状态，IE_top和IE_bot分别是发送方双向控制单元13、接收方双向控制单元23的输入使能信号，IE_top和IE_bot为高电平时双向控制单元处于输入状态，HWDATA_top和HWDATA_bot分别为发送方微控制器标准系统总线12、接收方微控制器标准系统总线22的输出写数据总线，HRDATA_top和HRDATA_bot分别为发送方微控制器标准系统总线12、接收方微控制器标准系统总线22的输入读数据总线。

对于发送方芯片11，当写使能信号HWRITE为1时，HWRITEB为0，Hwrite_top，OEN_top和IE_top也都是0，此时发送方双向控制单元13处于输出状态，发送方双向控制单元13通过管脚输出发送方芯片11上输出写数据总线HWDATA_top上的数据。当写使能信号HWRITE为0时，HWRITEB为1，Hwrite_top，OEN_top,和IE_top都为1，此时发送方双向控制单元13处在输入状态，发送方双向控制单元13通过管脚输入数据到发送方芯片11的输入读数据总线HRDATA_top上。

对于接收方芯片21，当写使能信号HWRITE为0时,Hwrite_bot,OEN_bot和IE_bot都是0，此时接收方双向控制单元23处于输出状态，接收方双向控制单元23通过管脚输出接收方芯片21的输入读数据总线HRDATA_bot上的数据。当写使能信号HWRITE为1时，Hwrite_bot，OEN_bot和IE_bot都为1，此时接收方双向控制单元23处于输入状态，接收方双向控制单元23通过管脚输入数据到接收方芯片输出写数据总线HWDATA_bot上。

发送方芯片11与接收方芯片21的关系根据双向控制单元的变化而转变，输入读数据总线和输出写数据总线就合并了起来，读写数据分别在互连线上根据双向控制单元的变化分时传输。通过上述方式，把系统数据总线上的信号数量减少了一半，从而减少了接口管脚数，减少芯片面积，降低互连封装成本。

实施例2：

为了进一步减少互连线的数量，本发明还提出了在上下芯片间分组串行传输微控制器标准系统信号线的方法。本实施例在实施例1的基础上，把微控制器标准系统总线上的信号线进行分组，每组上的所有信号分时复用一个输入输出管脚，在上下芯片互连线上传输。本实施例中把微控制器标准系统总线数量做进一步缩小后再进行芯片与芯片之间的互连，从而达到更进一步减小芯片面积，减小互连线数量，降低封装成本的目的。

如图6所示，发送方芯片11中的发送方标准系统总线12中的多根信号线，经过多路选择器把标准系统总线的并行信号转成串行信号在一根互连线上进行传输。例如，微控制器标准系统总线共有P根信号线(即P个信号)，为了降低互连成本和减少输入输出管脚增加带来的面积，将P个信号先分成N组，每组中有M个信号(即P＝M*N)。每M个信号所组成的一组占有一个输入输出管脚和互连线，在IO串行传输时钟下传输的频率为M*f1(f1是微控制器系统时钟频率)。

发送方芯片11中的每一组分别通过一跟互连线与接收方芯片21中的一组信号线连接。

当接收方芯片21接收到串行信号时，把接收到的串行信号经过多路选择器转成并行信号。接收方芯片21每组内的所有并行数据合并成标准系统总线22中的信号线的并行数据，进行后续并行处理。

本发明的保护内容不局限于以上实施例。在不背离发明构思的精神和范围下，本领域技术人员能够向到的变化和优点都被包括在本发明中，并且以所附的权利要求书为保护范围。

Claims (4)

1.一种上下堆叠多颗芯片时减少芯片间互连线的方法，其特征在于，包括：

步骤一：在所述上下堆叠多颗芯片中的每个芯片上设置至少一个双向控制单元；

步骤二：所述每个芯片的微控制器标准系统总线中至少一根输入数据信号总线和至少一根输出数据信号总线连接至所述双向控制单元；

步骤三：所述每个芯片的微控制器标准系统总线中数据总线读写使能信号传输至每个所述双向控制单元；

步骤四：通过至少一根互连线将所述双向控制单元分别上下连接；

步骤五：将所述每个芯片的微控制器标准系统总线中的二根以上的信号线进行分组，分组后每个组通过一根互连线进行上下连接；

其中，所述上下堆叠多颗芯片是由微控制器标准系统总线作为输入输出管脚进行上下互连；

其中，当芯片间传输数据时，包括：

步骤A1：发送方芯片(11)将数据通过发送方微控制器标准系统总线(12)中输出数据信号总线上的至少一根信号线传输至发送方双向控制单元(13)；

步骤A2：所述发送方双向控制单元(13)调节至输出状态，将所述数据传输至所述至少一根互连线；

步骤A3：所述至少一根互连线将所述数据传输至接收方双向控制单元(23)；

步骤A4：所述接收方双向控制单元(23)调节至输入状态，将所述互连线的数据通过接收方微控制器标准系统总线(22)中的输出数据信号总线上的至少一根信号线传输至接收方芯片(21)；

其中，还包括：

步骤B1：当所述发送方微控制器标准系统总线(12)的信号线进行分组后，所述每个分组内二根以上信号线的并行信号数据转为串行信号数据，分别分时传输至与所述分组连接的所述一个输入输出管脚上，通过与所述输入输出管脚相连接的互连线传输到接收方芯片(21)上；

步骤B2：当所述接收方芯片(21)接收到串行信号数据时，所述接收方芯片(21)将所述串行信号数据转为每个分组内的并行数据，所述每个分组内的并行数据最终转换成所述接收方微控制器标准系统总线(22)的并行信号数据。

2.如权利要求1所述的上下堆叠多颗芯片时减少芯片间互连线的方法，其特征在于，所述微控制器标准系统总线包括输入数据信号总线、输出数据信号总线、控制信号总线、地址信号总线。

3.如权利要求1所述的上下堆叠多颗芯片时减少芯片间互连线的方法，其特征在于，进一步包括：

步骤A5：所述接收方芯片(21)完成数据接收后，所述发送方双向控制单元(13)调节至输入状态，所述接收方双向控制单元(23)调节至输出状态，从而所述接收方芯片(21)转为所述发送方芯片(11)，所述发送方芯片(11)转为所述接收方芯片(21)；重新执行所述步骤A1至步骤A4，完成微控制器标准系统总线中输入输出数据信号总线上数据的反向传输。

4.如权利要求1所述的上下堆叠多颗芯片时减少芯片间互连线的方法，其特征在于，所述上下堆叠多颗芯片采用硅通孔技术或者引线接合法进行上下互连。