CN105681145A - 一种基于FPGA的FlexRay通信模块 - Google Patents

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李妍
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Abstract

本发明公开了一种基于FPGA的FlexRay通信模块，包括FPGA最小系统单元、FlexRay通信单元和串行接口单元。其中，FPGA最小系统单元由电源电路、时钟电路、存储器电路、调试接口电路构成；FlexRay通信单元由2个通信控制器和4个总线驱动器构成，形成4路FlexRay总线通道；串行接口单元由设备驱动电路、电平转换电路和接口电路组成，实现16路串行接口与外设的连接；采用IP核实现串行接口和FlexRay总线接口逻辑和数据收发功能。本发明解决了多路串行接口通信的接口资源和通信能力不足的问题，为单元独立的分布式系统内部信息交互提供FlexRay总线接口，推动了FPGA的工程化应用和串行通信能力的提升。

Description

一种基于FPGA的FlexRay通信模块
技术领域
本发明涉及一种基于FPGA的FlexRay通信模块，特别是涉及一种可编程处理器FPGA，并在此平台下，采用IP核方式实现多路FlexRay总线和串行接口的通信模块，属于网络通信技术领域。
背景技术
在PAL、GAL、CPLD等可编程逻辑芯片迅猛发展的基础上，可编程逻辑芯片FPGA应用于嵌入式系统，不仅实现单片机能达到的可编程用户功能，还可以利用半定制的专业集成电路，对灵活性较高的可编程的逻辑单元进行设计。目前Xilinx公司提出了SOP(SystemonChip，片上系统)的概念，在高端产品集成了PowerPC系列内嵌硬核，如Virtex-4系列内嵌硬核PowerPC405，后续进一步在Z-7000系列集成了双核ARMCortex-A9MPCore处理系统。
XilinxVirtex-4系列FX平台的FPGA芯片内嵌PowerPC内核，处理器运算能力和稳定性多用于高端的功能需求复杂的对象，丰富的IO接口共320个，最高工作频率达350MHz；具有存储器管理单元，可对4GB的存储空间进行管理；具有一个消息缓存和一个数据缓存，实现PowerPC处理器对存储器的访问；支持多种调试方式，如外部JTAG调试方式，内部软件调试方式等；支持内部局部总线PLB，通过32位地址总线和64位数据总线，配合缓存实现指令操作和数据读写等。
IP核是FPGA独有的一种开发模式，每个IP核可独立完成某一特定的功能，内部PLB主从模块完成总线连接的时序转换和数据协议交互；IP内部连接模块IPIC用作用户逻辑与PLB模块之间的信息缓冲；用户逻辑模块是IP核的主体部分，可用Verilog语言编写程序实现特定功能。Xilinx公司提供了封装完整的IPIF帮助用户实现功能IP核与PLB总线的信息交互，逻辑接口经IPIF实现转换挂接于PLB总线，由硬核对其进行读写控制，由此建立实现用户功能的IP核。
但目前对于FPGA和IP核的研究仍处于探索阶段，尚未有重大突破，难以适应嵌入式和通信领域的快速发展趋势，也严重制约其在各领域的应用。
发明内容
本发明所要解决的技术问题是：提供一种基于FPGA的FlexRay通信模块，该模块以FPGA作为主处理器，并由IP核进行功能扩展，具有4路FlexRay总线输出能力和16路串行通信能力，可以适应多路串行通信和多种总线拓扑的通信需求，扩大了FPGA的应用范围。
本发明为解决上述技术问题采用以下技术方案：
一种基于FPGA的FlexRay通信模块，包括FPGA最小系统单元、FlexRay通信单元和串行接口单元；所述FPGA最小系统单元包括FPGA芯片、时钟电路、存储器电路、电源电路和调试接口电路，FlexRay通信单元包括两个通信控制器和四个总线驱动器，串行接口单元包括设备驱动电路、电平转换电路和接口电路；
所述时钟电路、存储器电路、电源电路分别与FPGA芯片连接，FPGA芯片分别与两个通信控制器、设备驱动电路连接，两个通信控制器中，一个通信控制器与两个总线驱动器连接，另一个通信控制器与另外两个总线驱动器连接，设备驱动电路依次与电平转换电路、接口电路连接，电源电路给FPGA芯片、时钟电路、存储器电路、调试接口电路、FlexRay通信单元、串行接口单元供电。
作为本发明的一种优选方案，所述电源电路提供的电压分别为+15V、+5V、+3.3V、+1.8V、+1.2V。
作为本发明的一种优选方案，所述调试接口电路兼容硬件调试和软件调试两种方式。
作为本发明的一种优选方案，所述串行接口单元包括16路RS232串行接口。
作为本发明的一种优选方案，所述FPGA芯片为Xilinx公司的Virtex-4系列的XC4VFX12芯片。
作为本发明的一种优选方案，所述通信控制器为Freescale公司的MFR4310芯片。
作为本发明的一种优选方案，所述总线驱动器为NXP公司的TJA1080芯片。
作为本发明的一种优选方案，所述设备驱动电路为MAX3160芯片。
本发明采用以上技术方案与现有技术相比，具有以下技术效果：
1、本发明基于FPGA的FlexRay通信模块，具有4路FlexRay总线通信能力，可作为任意拓扑结构的FlexRay网络中节点与其他节点进行通信，实际工程应用适应性强。
2、本发明基于FPGA的FlexRay通信模块，具有16路串行通信能力，可以同时连接多路串行外设，支持232/422/485多种标准串口协议，数据帧格式和传输速率等可灵活配置，可以满足多串口通信的场合，具有一定的通用性。
3、本发明基于FPGA的FlexRay通信模块，每个功能模块以IP核的形式设计并封装，模块间相互独立，配合完成整体功能，如以16个独立UARTIP核实现16路串行通信接口，以若干个GPIO配合实现FlexRay总线通信控制电路。实际应用过程中，可根据实际用户需要对子模块灵活加载和卸载，且模块间干扰较小。
4、本发明基于FPGA的FlexRay通信模块，具有独立时钟芯片，可以软件配置多路不同频率的时钟信号，避免了多路时钟源之间的干扰，可以满足多种时钟频率的应用系统。
5、本发明基于FPGA的FlexRay通信模块，采用串联PROM调试电路，支持外部硬件调试和软件调试两种方式，为硬件调试和软件加载提供了极大的方便，并具有工程应用的通用性和推广性。
附图说明
图1是本发明基于FPGA的FlexRay通信模块的整体架构图。
图2是本发明FPGA最小系统单元中的电源电路图。
图3是本发明FPGA最小系统单元中的调试接口电路图。
图4是本发明FPGA最小系统单元中的时钟电路图。
图5是本发明FlexRay通信单元中各通信控制器与两个总线驱动器的连接电路图。
图6是本发明基于FPGA通信模块IP核结构图。
图7是本发明GPIOIP核逻辑图。
图8是本发明中断控制器IP核逻辑图。
图9是本发明UARTIP核逻辑图。
具体实施方式
下面详细描述本发明的实施方式，所述实施方式的示例在附图中示出。下面通过参考附图描述的实施方式是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。
如图1所示，一种基于FPGA的FlexRay通信模块包括FPGA最小系统单元、FlexRay通信单元和串行接口单元三个部分。IP核逻辑实现基于FPGA的FlexRay通信模块的功能：由16路串行接口接收外部串行设备的信息，并交由FPGA处理器硬核进行存储、编码或解码等一系列处理，经FlexRay通信单元的通信控制器、总线驱动器和物理通道接口传输至其他总线节点。
FPGA最小系统单元主要包括FPGA芯片、电源电路、时钟电路、存储器电路和调试接口电路。电源电路分别提供+15V、+5V、+3.3V、+1.8V、+1.2V的电压；FPGA芯片自身带86KB的RAM和648KB的BRAM，可用来存储程序和数据，为满足大数据系统的存储需求，外扩16MBSDRAM用作主存储器，对串行接口数据以及总线数据进行存储；FPGA、SDRAM等主要器件正常工作必须具备时钟信号，采用独立时钟发生器IDT5V9885实现多时钟信号的输出；为支持硬件调试和软件加载，采用串联PROM电路兼容两种调试方式。
串行接口单元主要包括16路串行接口，为适应多种应用场合，根据供电电压和软硬件配置方式的不同，分为两组进行设计，并通过MAX3160电平转换和实现硬件接口驱动。
FlexRay通信单元由2个通信控制器MFR4310和4个总线驱动器TJA1080组成的电路构成，由FPGA对其控制输出，每个通信控制器与2个总线驱动器连接。每个总线驱动器连接一路FlexRay物理通道，4个总线驱动器分别对应通道A、B、C、D，实现FPGA对4路总线通道A、B、C、D控制输入输出。
如图2所示，为FPGA最小系统单元中的电源电路。采用两级稳压电源转换结构，为系统提供多种电压。第一级通过固定电平输出的开关电源模块LM2596实现+15V电平向+3.3V和+5V电平的转换，输出的驱动电流为3A，转换效率在75%至88%，具有较好的线性和负载调节性能，输出电压误差在5%以内，符合+3.3V和+5V器件的功率和精度要求，+15V为输入电平，同时为FlexRay单元的总线驱动器供电。第一级转换的输出电压+3.3V和+5V，其中，+3.3V电压为FPGA、通信控制器以及存储器电路供电，+5V电压为总线驱动器供电，+3.3V和+5V输出电压经电压转换器TPS54310进行电平转换，获得1.2V和1.8V电压，分别为FPGA内核和PROM供电，实现第二级电平转换。使用的电压转换器支持精度为1%且低至0.9V的可调电压输出，转换效率最高可达95%，足以满足功耗敏感的应用场合。
如图3所示，为FPGA最小系统单元中的调试接口电路。选用具有记忆功能的PROM存放系统运行程序，系统上电启动时从PROM中读取运行程序至FPGA中，完成系统初始化配置、启动及运行。一般FPGA的配置过程通常发生在上电和复位时刻，基本流程为：FPGA上电后，检查内核电压和外围模块的电源，若正常则进入配置模式。首先，按照JTAG调试器的TCK时钟频率，数据由TDI引脚进入FPGA芯片的TDI引脚，然后FPGA从TDO引脚输出配置信息，作为PROM的TDI引脚的输入信息，并从PROM的TDO引脚输出至JTAG调试器的TDO引脚，形成FPGA配置的JTAG完整链路。上电时，PROM片选信号为低，且OE信号为高，即使能PROM芯片和数据输出引脚，PROM根据FPGA提供的时钟频率从DO引脚输出配置信息至FPGA，当FPGA配置完成，则关闭PROM数据输出使能引脚，结束配置。
如图4所示，为FPGA最小系统单元中的时钟电路。FPGA正常工作需要接入两种时钟：100MHz的单端时钟和200MHz的差分时钟，采用可编程时钟发生器IDT5V9885为FPGA最小系统提供时钟信号，提供6路时钟输出，包括2路差分时钟和4路单端时钟，输出时钟频率范围为：4.9KHz~500MHz。为避免外部器件对时钟信号的干扰，采用磁珠、滤波电容、电阻等构成抗干扰电路，磁珠减少时钟电路中高频噪声干扰，削弱高频信号尖峰脉冲；滤波电容滤除电源线和信号线上的低频噪声干扰；在时钟发生器的输入端加入串联电阻，用于过滤信号反射波，避免出现反射波叠加引起输入过冲，达到改善输入信号的目标。
如表1所示，为串行接口单元电路。选用可编程的收发器MAX3160兼容232/422/485三种通信标准，且引脚软/硬件可配，实现两路232串行接口或者一路422/485接口，支持全双工和半双工两种工作模式，且芯片具有3.3V和5V两种供电方式。因其接口具有多样性，将16路串行接口分为两组进行设计。
第一组实现8路串行接口，MAX3160采用3.3V电源供电，MAX3160与FPGA引脚电平匹配，为实现每路串口兼容232/422/485通信协议，软件配置RS485使能引脚EN_RS485和半/全双工引脚HDPLX。MAX3160的数据接收和发送引脚与FPGA的GPIO连接，软件采用IP核实现数据收发功能。另一组实现剩余的8路串行接口，MAX3160芯片采用5V电源供电，引脚电平为TTL电平，而FPGA的引脚电平为LVTTL电平，因此加入电平转换电路。8路串行接口同时支持232/422/485通信协议，其中数据收发引脚与第一组设计相同，而控制引脚HDPLX和EN_RS485通过硬件拨码开关控制，手动实现模式切换。
表1MAX3160模式配置表
FlexRay通信单元：FlexRay通信单元分为通信控制器电路和总线驱动器电路。前者为FPGA提供控制接口，实现FPGA对其协议状态和工作模式的配置。后者则是连接通信控制器和总线通道的物理环节，可以驱动总线实现差分信号的收发。每个通信控制器MFR4310可以连接2个总线驱动器TJA1080，每个TJA1080可以提供一路总线物理通道，因此采用2个MFR4310实现4路FlexRay总线通道。
如图5所示，由于FPGA引脚的特殊性(初始状态都是GPIO)，与FPGA的引脚连接仅是物理连接，需通过软件IP核逻辑配置FPGA引脚功能及读写时序，才能达到FPGA与通信控制器之间的功能连接，最终实现FPGA以异步存储器模式访问通信控制器。TJA1080作为FlexRay专用总线驱动器，支持最大10Mbps总线传输速率，具有监测总线的功能。MFR4310与TJA1080的接口主要收发和控制信号：TxD，TxEN和RxD。总线收发过程如下：高速模式下，发送数据时，通信控制器使能TXEN引脚，则总线驱动器的发送使能引脚TXEN有效，总线驱动器将从通信控制器接收的数字位流转换成总线差分信号，并输出到FlexRay总线上。接收数据时，总线驱动器将从FlexRay总线上接收差分数据信息，经过总线驱动器二进制数据流的转变，通过RXD引脚发送给通信控制器。
如图6所示，为基于FPGA通信模块的IP核实现。基于FPGA通信模块由FPGA最小系统单元、FlexRay通信单元和串行接口单元三部分组成，各单元由对应功能IP核集合组成，每个IP核具有独立的接口逻辑，配合实现各模块的设备驱动功能。FPGA芯片外围模块的功能均由IP核实现，编写功能IP核的内部逻辑，挂接于FPGA内部PLB总线与硬核交互，同时提供外部逻辑接口连接外设。
FPGA最小系统单元的功能主要由PowerPC405内核、BRAMIP核与JTAGIP核等共同实现，这些IP核及其功能接口逻辑均由SDK软件开发平台提供。串行接口单元的数据收发功能由UARTIP核完成，UARTIP核实现其与FPGA内核的信息传输以及异步串行收发功能。FPGA通信单元是基于中断控制器IP核与GPIOIP核集合的，中断控制器IP核与GPIOIP核集合实现FPGA的地址总线、数据总线、控制总线、中断等接口，在此基础上实现FlexRay基本通信功能。
如图7所示，Virtex-4系列FPGA中PLB总线支持32位数据宽度的设备连接，因此GPIOIP核可配置32位外设接口，通过三态门硬件逻辑可实现每位GPIO可动态配置为输入、输出、输入输出复用功能。PLB总线对GPIO外设的读写操作是通过访问GPIOIP核的控制输入输出寄存器和数据输入输出寄存器实现的。GPIOIP核内部寄存器支持双字、字、字节和位方式访问。因此，通过GPIO内部寄存器的配置即可实现GPIO的初始化、GPIO接口输入输出方向设置、GPIO数据输入输出功能。
基于FPGA的中断控制器，接收外部中断，通过中断控制器IP核进行参数配置，与PLB总线逻辑配合，将中断控制器的处理结果输出至PowerPC的中断引脚，向处理器申请中断。
如图8所示，FPGA的中断控制器提供了中断状态寄存器ISR，中断使能位设置寄存器SIE，中断挂起寄存器IPR，中断清除寄存器CIE，中断使能寄存器IER，中断向量寄存器IVR，中断响应寄存器IAR和主使能寄存器MER。设置SIE、MER、IER和IPR寄存器，完成中断向量的分配、中断使能与中断处理函数的挂接等一系列中断的初始化设置。当产生中断时，读取寄存器ISR的值，根据寄存器ISR和IVR对系统中断进行处理，并写CIE寄存器清除相应中断标志位。
如图9所示，UARTIP核作为支持外部设备的PLB从设备，挂接于FPGA内部PLB总线上，根据PLB总线时序硬核对UARTIP中的寄存器进行读写操作，实现处理器与UARTIP核之间的信息传递。
具体访问过程如下：首先将UARTIP核的内部寄存器组映射至PowerPC内核的存储空间，PowerPC内核对此存储区域进行读写，实现对UARTIP核的访问，当内核访问UARTIP核的某个寄存器时，PLB总线会产生相应的地址信号和读写信号，PLB接口模块对其进行解析，生成相应的IPIF信号，并发送至UARTIP核，串行接口IP核中的对此信号作出应答，完成寄存器的读写操作。
UARTIP核支持5个可配置寄存器，其中，发送寄存器用于存放串行接口需要发送的数据，而接收寄存器用于存放接收到的串行数据。状态寄存器用于标识串行接口收发数据过程中的状态信息，说明数据有效性、校验正确性、缓冲区满/空等状态，便于用户实时监测串口工作状态，若出现故障，可以及时准确定位故障源。控制寄存器支持串行接口IP核复位功能。配置寄存器用于设置串行通信的数据位、波特率、停止位、奇偶校验位等信息。
以上实施例仅为说明本发明的技术思想，不能以此限定本发明的保护范围，凡是按照本发明提出的技术思想，在技术方案基础上所做的任何改动，均落入本发明保护范围之内。

Claims (8)

1.一种基于FPGA的FlexRay通信模块，其特征在于，包括FPGA最小系统单元、FlexRay通信单元和串行接口单元；所述FPGA最小系统单元包括FPGA芯片、时钟电路、存储器电路、电源电路和调试接口电路，FlexRay通信单元包括两个通信控制器和四个总线驱动器，串行接口单元包括设备驱动电路、电平转换电路和接口电路；
所述时钟电路、存储器电路、电源电路分别与FPGA芯片连接，FPGA芯片分别与两个通信控制器、设备驱动电路连接，两个通信控制器中，一个通信控制器与两个总线驱动器连接，另一个通信控制器与另外两个总线驱动器连接，设备驱动电路依次与电平转换电路、接口电路连接，电源电路给FPGA芯片、时钟电路、存储器电路、调试接口电路、FlexRay通信单元、串行接口单元供电。
2.如权利要求1所述基于FPGA的FlexRay通信模块，其特征在于，所述电源电路提供的电压分别为+15V、+5V、+3.3V、+1.8V、+1.2V。
3.如权利要求1所述基于FPGA的FlexRay通信模块，其特征在于，所述调试接口电路兼容硬件调试和软件调试两种方式。
4.如权利要求1所述基于FPGA的FlexRay通信模块，其特征在于，所述串行接口单元包括16路RS232串行接口。
5.如权利要求1所述基于FPGA的FlexRay通信模块，其特征在于，所述FPGA芯片为Xilinx公司的Virtex-4系列的XC4VFX12芯片。
6.如权利要求1所述基于FPGA的FlexRay通信模块，其特征在于，所述通信控制器为Freescale公司的MFR4310芯片。
7.如权利要求1所述基于FPGA的FlexRay通信模块，其特征在于，所述总线驱动器为NXP公司的TJA1080芯片。
8.如权利要求1所述基于FPGA的FlexRay通信模块，其特征在于，所述设备驱动电路为MAX3160芯片。
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