CN116258113A - 一种多协议低速总线接口芯片架构 - Google Patents

一种多协议低速总线接口芯片架构 Download PDF

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CN116258113A CN202310127212.5A CN202310127212A CN116258113A CN 116258113 A CN116258113 A CN 116258113A CN 202310127212 A CN202310127212 A CN 202310127212A CN 116258113 A CN116258113 A CN 116258113A
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Abstract

本发明涉及芯片设计技术领域，具体涉及到一种多协议低速总线接口芯片架构。本发明提供的一种多协议低速总线接口芯片架构，把常用的SPI接口扩展及仲裁、I2C接口扩展及仲裁、以太网主机功能模块接口及通用接口模块功能集成到一个芯片，减少系统所需芯片数量，降低了PCB面积及物料成本，提高了系统可靠性，具有很好经济效益。本发明目前可依托于可编程逻辑器件(比如FPGA或者CPLD)实现，如对更大规模的应用，也可以通过流片以独立的芯片形式呈现，从而进一步降低芯片成本。

Description

一种多协议低速总线接口芯片架构
技术领域
本发明涉及芯片设计技术领域，具体涉及到一种多协议低速总线接口芯片架构。
背景技术
SPI(Serial Peripheral Interface)串行外设接口总线、I2C(Inter-IntegratedCircuit)集成电路总线是常见低速接口总线，它由于连线少，成本低，被大量运用到各行各业的电子电路中。比如现在的SOC(片上系统)芯片就同时有集成有SPI和I2C接口，以及各种flash存储器，都有SPI或者I2C访问接口。通常SOC或者CPU端是SPI或者I2C的主机(master)，存储芯片或者其它接口芯片是SPI或者I2C的从机。对不太复杂的系统，主机和从机直接连接即可，但对较复杂系统，可能从机数量太多，或者需要两个主机访问一个从机，这时从机或者主机间需要增加扩展芯片来扩展主机端口数，或者增加仲裁芯片来协调两个主机的访问过程，这会导致主机和从机间需要增加芯片数量较多，从而带来以下问题：第一，增加了系统成本；第二，增加了PCB板的面积；第三，降低系统可靠性。
发明内容
为了解决以上现有技术的不足，本发明的目的在于提供一种多协议低速总线接口芯片架构，具有多用途，支持多种总线协议的芯片设计方案。
本发明采用的技术方案如下：一种多协议低速总线接口芯片架构，包括物理载体，在物理载体上设置的第一总线仲裁模块，第二总线仲裁模块，第一总线主机接口，第二总线主机接口，第一总线从机接口，第二总线从机接口，第一总线从机片选信号模块，第一总线从机功能模块，芯片内部寄存器仲裁模块，第一总线转第二总线模块，以太网主机功能模块，控制寄存器，通用接口模块，中断信号模块，第二总线从机输出控制模块，时钟信号模块；
其中，第一总线主机接口与第一总线仲裁模块双向信号连接，
第一总线仲裁模块连接与第一总线从机片选信号模块双向信号连接，第一总线从机片选信号模块连接与第一总线从机接口双向信号连接，第一总线从机片选信号模块还与第一总线从机功能模块双向信号连接，第一总线从机功能模块连与芯片内部寄存器仲裁模块双向信号连接，芯片内部寄存器仲裁模块双向信号连接有第二总线仲裁模块，第二总线仲裁模块双向信号连接有第二总线主机接口；
芯片内部寄存器仲裁模块还双向信号连接有第一总线转第二总线模块、以太网主机功能模块、控制寄存器、通用接口模块和中断信号模块；
通用接口模块还与中断信号模块双向信号连接，通用接口模块还连接有时钟信号模块和信号转换输出接口；
第二总线从机输出控制模块分别与第一总线转第二总线模块、以太网主机功能模块、控制寄存器、第二总线仲裁模块和第二总线主机接口双向信号连接；
中断信号模块还连接有中断信号输出接口；
所述第二总线从机输出控制模块为控制第二总线从机接口的模块，其控制优先级设置为只有在第一总线转第二总线模块和以太网主机功能模块未被选中时，第二总线仲裁模块输出的仲裁结果才会起作用。
进一步的，第一总线仲裁模块采用SPI总线仲裁模块；则相应的，第一总线主机接口、第一总线从机接口、第一总线从机片选信号模块、第一总线从机功能模块和第一总线转第二总线模块则均为与SPI总线相关的配套模块。
进一步的，第一总线主机接口分为A、B两路第一总线主机接口，可实现A、B两路主机同时访问，则第一总线仲裁模块实现两路第一总线仲裁功能。
进一步的，第一总线从机片选信号模块采用SPI总线从机片选信号模块；SPI总线从机片选信号模块根据上游主机发送的EID值产生8路下游SPI总线从机片选信号，其中第一路直接连接到第一总线从机功能模块，其余7路为第一总线从机信号，与第一总线从机接口连接。
进一步的，第二总线仲裁模块采用I2C总线仲裁模块；则相应的，第二总线主机接口、第二总线从机接口、第一总线转第二总线模块和第二总线从机输出控制模块均为与I2C总线相关的配套模块。
进一步的，第二总线主机接口分为A、B两路第一总线主机接口，可实现A、B两路主机同时访问，则第二总线仲裁模块实现两路第二总线仲裁功能。
进一步的，以太网主机功能模块采用MDIO模块，其可将第一总线或第二总线接口转换成MDIO接口，且MIDO接口与第二总线从机接口共用芯片管脚。
进一步的，通用接口模块采用可将第一总线或第二总线接口转换成GPIO信号的功能模块，通用接口模块转换后的信号作为输出时，可选择来源于GPIO的信号，也可选择来源于时钟信号模块的信号。
进一步的，物理载体可为可编程逻辑器件，如FPGA或CPLD，应用更大规模集成电路时，也可以通过流片产生独立芯片来实现。
综上所述，在选用SPI作为第一总线(以下简称SPI)，选用I2C作为第二总线(以下简称I2C)时。相应的第一总线仲裁模块，第二总线仲裁模块，第一总线主机接口，第二总线主机接口，第一总线从机接口，第二总线从机接口，第一总线从机片选信号模块，第一总线从机功能模块，芯片内部寄存器仲裁模块，第一总线转第二总线模块，以太网主机功能模块，控制寄存器，通用接口模块，中断信号模块l，第二总线从机输出控制模块和时钟信号模块的相应功能和参数即可确定，具体如下所述。
第一总线主机接口可支持A、B两路主机同时访问，第一总线仲裁模块实现两路SPI的仲裁功能。第一总线主机发送的第1字节数据分成两部分，高5位为CID，它的值必须和管脚上的CID值相等，才能允许上游主机对该芯片内部模块及第一总线的接口的访问。低3位为扩展ID号(EID)，因此，本芯片可以扩展8路SPI总线，但第1路用于访问本芯片内部功能模块，其它7路输出到外部管脚，可以连接7路下游从机。本芯片第一总线主机接口在第1字节位置输出始终为高阻状态，第2字节输出根据输入CID和管脚CID是否相等而不同，如果相等且获得访问权限，则发出接收到的第一字节，如果相等没有获得访问权限，则发出接收到的第一字节的按位取反的值，上游主机软件可以根据接收到的第2字节内容来判断本次访问是否成功，3字节及以后的位置内容来源于下游8路第一总线从机接口的设备输出。如果输入CID和管脚CID不相等，则第一总线总线的输出全为高阻状态。
在上游主机输入的CID和管脚CID相等且获得访问权限的情况下，第一总线从机片选信号模块根据上游主机发送的EID值产生8路下游第一总线从机片选信号，其中第1路直接连接到本芯片内部的第一总线从机功能模块，其它7路和外部管脚连接，作为第一总线从机接口。
第一总线从机功能模块实现第一总线从机功能，它解释接收到的串行第一总线命令、地址和数据，转换成内部并行寄存器访问接口，还和芯片内部寄存器仲裁模块实现握手。它支持突发访问模式，一次访问可以是在允许范围内的任何寄存器数量。
第二总线主机接口同样支持A、B两路主机同时访问，第二总线仲裁模块实现两路第二总线的仲裁功能。第二总线仲裁模块实际包含了两路第二总线从机设备(第二总线的从机设备的地址{01,CID})，外部扩展第二总线仲裁模块和本芯片内部访问仲裁模块四个子功能模块。第二总线上游主机(即第一总线转第二总线模块)访问下游扩展第二总线接口分四步进行，第一步，向本芯片内部寄存器写入特殊值提出访问请求，内部仲裁逻辑根据下游扩展第二总线被占用情况产生应答信号，第二步，读回应答信号查看是否请求成功，如成功则执行第三步，发起对某个下游扩展第二总线口的访问，第四步，释放该端口。访问内部寄存器的仲裁，内部寄存器访问仲裁转化为内部寄存器并行总线的仲裁。因为第二总线的速率很低，对访问内部寄存器的仲裁是按每个寄存器访问单次仲裁，这样的好处是两个第一总线转第二总线模块基本上是可以同时访问本芯片内部寄存器。本芯片内部寄存器地址0x000到0x00F用于扩展第二总线仲裁器，只能通过第二总线接口访问，0x010及以上可以通过第二总线接口访问，也可以通过第一总线接口访问。
芯片内部寄存器仲裁模块实现上游第一总线主机和第二总线主机对访问本芯片内部寄存器的仲裁，由于内部寄存器访问总线是并行的，且时钟频率很高，第一总线主机和第二总线主机对内部寄存器的访问基本上是同时的，感觉不到对方的存在。
第一总线转第二总线模块实现第二总线的主机功能，它可以把上游第一总线的接口转换成第二总线的接口。它支持可配置的第二总线的访问速率，第二总线的设备地址，第二总线的寄存器地址，单次读写，突发读写。
以太网主机功能模块实现以太网主机功能，它可以把上游的第一总线或第二总线接口的数据转换成MDIO接口数据，和以太网协议完全兼容。由于它和第二总线接口比很相似，所以它和第二总线从机接口共用芯片管脚。
控制寄存器实际上是可读写的控制寄存器，它的信号输出到第二总线从机输出控制模块，和第二总线仲裁模块输出仲裁结果共同控制管脚信号的输出。
第二总线从机输出控制模块控制每一路第二总线从机接口的输出行为，它可以有4种来源：A路第二总线主机接口、B路第二总线主机接口、第一总线转第二总线模块和以太网主机功能模块。只有在第一总线转第二总线模块和以太网主机功能模块没有被选中时，第二总线仲裁模块的输出仲裁结果才会起作用。
通用接口模块实现可配置数量的GPIO功能，它可以实现从第一总线或第二总线到GPIO功能的转换。作为输出时，可以选择来源于通用接口模块的输出寄存器，也可来源于时钟信号模块的时钟信号。
时钟信号模块模块可以产生多路可以任意配置频率的时钟信号，作为通用接口模块的输出选择源之一，扩展了本芯片的应用领域。
中断信号模块连接通用接口模块的输入信号，根据配置产生中断信号到上游CPU。该模块功能非常灵活，支持高电平中断、低电平中断、上升沿中断、下降沿中断及双沿中断，当前状态及中断历史都可以通过第一总线或第二总线的相关接口查询。
有益效果：
本发明提供的一种多协议低速总线接口芯片架构，把常用的SPI接口扩展及仲裁、I2C接口扩展及仲裁、以太网主机功能模块接口及通用接口模块功能集成到一个芯片，减少系统所需芯片数量，降低了PCB面积及物料成本，提高了系统可靠性，具有很好经济效益。本发明目前可依托于可编程逻辑器件(比如FPGA或者CPLD)实现，如对更大规模的应用，也可以通过流片以独立的芯片形式呈现，从而进一步降低芯片成本。
附图说明
图1为本发明一种多协议低速总线接口芯片架构的架构示意图；
其中，SPI为第一总线主机接口(图中分为A_SPI和B_SPI两路接口)，SPI_Arbiter为第一总线仲裁模块，EX_SPI为第一总线从机接口，I2C为第二总线主机接口(图中分为A_I2C和B_I2C两路接口)，I2C_Arbiter为第二总线仲裁模块，EX_I2C为第二总线从机接口，SPI_Ext为第一总线从机片选信号模块，SPI_Slave为第一总线从机功能模块，SPI_I2C_Arbiter为芯片内部寄存器仲裁模块，I2C_Master为第一总线转第二总线模块，MDIO为以太网主机功能模块，Ctr_Reg为控制寄存器，GPIO为通用接口模块，IRO_Ctl为中断信号模块，Pin_mux为第二总线从机输出控制模块，Gen_AnyFre为时钟信号模块，CID[4:0]为5比特的芯片ID号。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本发明的保护范围。
如图1所示的一种多协议低速总线接口芯片架构，包括第一总线仲裁模块SPI_Arbiter，第二总线仲裁模块I2C_Arbiter，SPI，第二总线主机接口I2C，第一总线从机接口EX_SPI，第二总线从机接口EX_I2C，第一总线从机片选信号模块SPI_Ext，第一总线从机功能模块SPI_Slave，芯片内部寄存器仲裁模块SPI_I2C_Arbiter，第一总线转第二总线模块I2C_Master，以太网主机功能模块MDIO，控制寄存器Ctr_Reg，通用接口模块GPIO，中断信号模块IRO_Ctl，第二总线从机输出控制模块Pin_mux，时钟信号模块Gen_AnyFre；
其中，SPI与第一总线仲裁模块SPI_Arbiter双向信号连接，第一总线仲裁模块SPI_Arbiter连接与第一总线从机片选信号模块SPI_Ext双向信号连接，第一总线从机片选信号模块SPI_Ext连接与第一总线从机接口EX_SPI双向信号连接，第一总线从机片选信号模块SPI_Ext还与第一总线从机功能模块SPI_Slave双向信号连接，第一总线从机功能模块SPI_Slave连与芯片内部寄存器仲裁模块SPI_I2C_Arbiter双向信号连接，芯片内部寄存器仲裁模块SPI_I2C_Arbiter双向信号连接有第二总线仲裁模块I2C_Arbiter，第二总线仲裁模块I2C_Arbiter双向信号连接有第二总线主机接口I2C；
芯片内部寄存器仲裁模块SPI_I2C_Arbiter还双向信号连接有第一总线转第二总线模块I2C_Master、以太网主机功能模块MDIO、控制寄存器Ctr_Reg、通用接口模块GPIO和中断信号模块IRO_Ctl；
通用接口模块GPIO还与中断信号模块IRO_Ctl双向信号连接，通用接口模块GPIO还连接有时钟信号模块Gen_AnyFre和信号转换输出接口；
第二总线从机输出控制模块Pin_mux分别与第一总线转第二总线模块I2C_Master、以太网主机功能模块MDIO、控制寄存器Ctr_Reg、第二总线仲裁模块I2C_Arbiter和第二总线主机接口I2C双向信号连接；
中断信号模块IRO_Ctl还连接有中断信号输出接口；
所述第二总线从机输出控制模块Pin_mux为控制第二总线从机接口EX_I2C的模块，其控制优先级设置为只有在第一总线转第二总线模块I2C_Master和以太网主机功能模块MDIO未被选中时，第二总线仲裁模块I2C_Arbiter输出的仲裁结果才会起作用。
在本实施例中，第一总线仲裁模块SPI_Arbiter采用SPI总线仲裁模块；则相应的，SPI、第一总线从机接口EX_SPI、第一总线从机片选信号模块SPI_Ext、第一总线从机功能模块SPI_Slave和第一总线转第二总线模块I2C_Master则均为与SPI总线相关的配套模块。
在本实施例中，SPI分为A、B两路SPI，可实现A、B两路主机同时访问，则第一总线仲裁模块SPI_Arbiter实现两路第一总线仲裁功能。
在本实施例中，第一总线从机片选信号模块SPI_Ext采用SPI总线从机片选信号模块；SPI总线从机片选信号模块根据上游主机发送的EID值产生8路下游SPI总线从机片选信号，其中第一路直接连接到第一总线从机功能模块SPI_Slave，其余7路为第一总线从机信号，与第一总线从机接口EX_SPI连接。
在本实施例中，第二总线仲裁模块I2C_Arbiter采用I2C总线仲裁模块；则相应的，第二总线主机接口I2C、第二总线从机接口EX_I2C、第一总线转第二总线模块I2C_Master和第二总线从机输出控制模块Pin_mux均为与I2C总线相关的配套模块。
在本实施例中，第二总线主机接口I2C分为A、B两路SPI，可实现A、B两路主机同时访问，则第二总线仲裁模块I2C_Arbiter实现两路第二总线仲裁功能。
在本实施例中，以太网主机功能模块MDIO采用MDIO模块，其可将第一总线或第二总线接口转换成MDIO接口，且MIDO接口与第二总线从机接口EX_I2C共用芯片管脚。
在本实施例中，通用接口模块GPIO采用可将第一总线或第二总线接口转换成GPIO信号的功能模块，通用接口模块GPIO转换后的信号作为输出时，可选择来源于GPIO的信号，也可选择来源于时钟信号模块Gen_AnyFre的信号。
在本实施例中，物理载体可为可编程逻辑器件，如FPGA或CPLD，应用更大规模集成电路时，也可以通过流片产生独立芯片来实现。
综上所述，在选用SPI作为第一总线，选用I2C作为第二总线时。相应的第一总线仲裁模块SPI_Arbiter，第二总线仲裁模块I2C_Arbiter，SPI，第二总线主机接口I2C，第一总线从机接口EX_SPI，第二总线从机接口EX_I2C，第一总线从机片选信号模块SPI_Ext，第一总线从机功能模块SPI_Slave，芯片内部寄存器仲裁模块SPI_I2C_Arbiter，第一总线转第二总线模块I2C_Master，以太网主机功能模块MDIO，控制寄存器Ctr_Reg，通用接口模块GPIO，中断信号模块IRO_Ctll，第二总线从机输出控制模块Pin_mux和时钟信号模块Gen_AnyFre的相应功能和参数即可确定，具体如下所述。
SPI可支持A、B两路主机同时访问，第一总线仲裁模块SPI_Arbiter实现两路SPI的仲裁功能。第一总线主机发送的第1字节数据分成两部分，高5位为CID，它的值必须和管脚上的CID值相等，才能允许上游主机对该芯片内部模块及第一总线的接口的访问。低3位为扩展ID号(EID)，因此，本芯片可以扩展8路SPI总线，但第1路用于访问本芯片内部功能模块，其它7路输出到外部管脚，可以连接7路下游从机。本芯片SPI在第1字节位置输出始终为高阻状态，第2字节输出根据输入CID和管脚CID是否相等而不同，如果相等且获得访问权限，则发出接收到的第一字节，如果相等没有获得访问权限，则发出接收到的第一字节的按位取反的值，上游主机软件可以根据接收到的第2字节内容来判断本次访问是否成功，3字节及以后的位置内容来源于下游8路第一总线从机接口EX_SPI的设备输出。如果输入CID和管脚CID不相等，则第一总线总线的输出全为高阻状态。
在上游主机输入的CID和管脚CID相等且获得访问权限的情况下，第一总线从机片选信号模块SPI_Ext根据上游主机发送的EID值产生8路下游第一总线从机片选信号，其中第1路直接连接到本芯片内部的第一总线从机功能模块SPI_Slave，其它7路和外部管脚连接，作为第一总线从机接口EX_SPI。
第一总线从机功能模块SPI_Slave实现第一总线从机功能，它解释接收到的串行第一总线命令、地址和数据，转换成内部并行寄存器访问接口，还和芯片内部寄存器仲裁模块SPI_I2C_Arbiter实现握手。它支持突发访问模式，一次访问可以是在允许范围内的任何寄存器数量。
第二总线主机接口I2C同样支持A、B两路主机同时访问，第二总线仲裁模块I2C_Arbiter实现两路第二总线的仲裁功能。第二总线仲裁模块I2C_Arbiter实际包含了两路第二总线从机设备(第二总线的从机设备的地址{01,CID})，外部扩展第二总线仲裁模块I2C_Arbiter和本芯片内部访问仲裁模块四个子功能模块。第二总线上游主机(即第一总线转第二总线模块I2C_Master)访问下游扩展第二总线接口分四步进行，第一步，向本芯片内部寄存器写入特殊值提出访问请求，内部仲裁逻辑根据下游扩展第二总线被占用情况产生应答信号，第二步，读回应答信号查看是否请求成功，如成功则执行第三步，发起对某个下游扩展第二总线口的访问，第四步，释放该端口。访问内部寄存器的仲裁，内部寄存器访问仲裁转化为内部寄存器并行总线的仲裁。因为第二总线的速率很低，对访问内部寄存器的仲裁是按每个寄存器访问单次仲裁，这样的好处是两个第一总线转第二总线模块I2C_Master基本上是可以同时访问本芯片内部寄存器。本芯片内部寄存器地址0x000到0x00F用于扩展第二总线仲裁器，只能通过第二总线接口访问，0x010及以上可以通过第二总线接口访问，也可以通过第一总线接口访问。
芯片内部寄存器仲裁模块SPI_I2C_Arbiter实现上游第一总线主机和第二总线主机对访问本芯片内部寄存器的仲裁，由于内部寄存器访问总线是并行的，且时钟频率很高，第一总线主机和第二总线主机对内部寄存器的访问基本上是同时的，感觉不到对方的存在。
第一总线转第二总线模块I2C_Master实现第二总线的主机功能，它可以把上游第一总线的接口转换成第二总线的接口。它支持可配置的第二总线的访问速率，第二总线的设备地址，第二总线的寄存器地址，单次读写，突发读写。
以太网主机功能模块MDIO实现以太网主机功能，它可以把上游的第一总线或第二总线接口的数据转换成MDIO接口数据，和以太网协议完全兼容。由于它和第二总线接口比很相似，所以它和第二总线从机接口EX_I2C共用芯片管脚。
控制寄存器Ctr_Reg实际上是可读写的控制寄存器Ctr_Reg，它的信号输出到第二总线从机输出控制模块Pin_mux，和第二总线仲裁模块I2C_Arbiter输出仲裁结果共同控制管脚信号的输出。
第二总线从机输出控制模块Pin_mux控制每一路第二总线从机接口EX_I2C的输出行为，它可以有4种来源：A路第二总线主机接口I2C、B路第二总线主机接口I2C、第一总线转第二总线模块I2C_Master和以太网主机功能模块MDIO。只有在第一总线转第二总线模块I2C_Master和以太网主机功能模块MDIO没有被选中时，第二总线仲裁模块I2C_Arbiter的输出仲裁结果才会起作用。
通用接口模块GPIO实现可配置数量的GPIO功能，它可以实现从第一总线或第二总线到GPIO功能的转换。作为输出时，可以选择来源于通用接口模块GPIO的输出寄存器，也可来源于时钟信号模块Gen_AnyFre的时钟信号。
时钟信号模块Gen_AnyFre模块可以产生多路可以任意配置频率的时钟信号，作为通用接口模块GPIO的输出选择源之一，扩展了本芯片的应用领域。
中断信号模块IRO_Ctl连接通用接口模块GPIO的输入信号，根据配置产生中断信号到上游CPU。该模块功能非常灵活，支持高电平中断、低电平中断、上升沿中断、下降沿中断及双沿中断，当前状态及中断历史都可以通过第一总线或第二总线的相关接口查询。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所有的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (9)

1.一种多协议低速总线接口芯片架构，其特征在于：包括物理载体，在物理载体上设置的第一总线仲裁模块，第二总线仲裁模块，第一总线主机接口，第二总线主机接口，第一总线从机接口，第二总线从机接口，第一总线从机片选信号模块，第一总线从机功能模块，芯片内部寄存器仲裁模块，第一总线转第二总线模块，以太网主机功能模块，控制寄存器，通用接口模块，中断信号模块，第二总线从机输出控制模块，时钟信号模块；
其中，第一总线主机接口与第一总线仲裁模块双向信号连接，
第一总线仲裁模块连接与第一总线从机片选信号模块双向信号连接，第一总线从机片选信号模块连接与第一总线从机接口双向信号连接，第一总线从机片选信号模块还与第一总线从机功能模块双向信号连接，第一总线从机功能模块连与芯片内部寄存器仲裁模块双向信号连接，芯片内部寄存器仲裁模块双向信号连接有第二总线仲裁模块，第二总线仲裁模块双向信号连接有第二总线主机接口；
芯片内部寄存器仲裁模块还双向信号连接有第一总线转第二总线模块、以太网主机功能模块、控制寄存器、通用接口模块和中断信号模块；
通用接口模块还与中断信号模块双向信号连接，通用接口模块还连接有时钟信号模块和信号转换输出接口；
第二总线从机输出控制模块分别与第一总线转第二总线模块、以太网主机功能模块、控制寄存器、第二总线仲裁模块和第二总线主机接口双向信号连接；
中断信号模块还连接有中断信号输出接口；
所述第二总线从机输出控制模块为控制第二总线从机接口的模块，其控制优先级设置为只有在第一总线转第二总线模块和以太网主机功能模块未被选中时，第二总线仲裁模块输出的仲裁结果才会起作用。
2.根据权利要求1所述的一种多协议低速总线接口芯片架构，其特征在于：所述第一总线仲裁模块采用SPI总线仲裁模块；则相应的，第一总线主机接口、第一总线从机接口、第一总线从机片选信号模块、第一总线从机功能模块和第一总线转第二总线模块则均为与SPI总线相关的配套模块。
3.根据权利要求2所述的一种多协议低速总线接口芯片架构，其特征在于：所述第一总线主机接口分为A、B两路第一总线主机接口，可实现A、B两路主机同时访问，则第一总线仲裁模块实现两路第一总线仲裁功能。
4.根据权利要求2所述的一种多协议低速总线接口芯片架构，其特征在于：所述第一总线从机片选信号模块采用SPI总线从机片选信号模块；SPI总线从机片选信号模块根据上游主机发送的EID值产生8路下游SPI总线从机片选信号，其中第一路直接连接到第一总线从机功能模块，其余7路为第一总线从机信号，与第一总线从机接口连接。
5.根据权利要求1所述的一种多协议低速总线接口芯片架构，其特征在于：所述第二总线仲裁模块采用I2C总线仲裁模块；则相应的，第二总线主机接口、第二总线从机接口、第一总线转第二总线模块和第二总线从机输出控制模块均为与I2C总线相关的配套模块。
6.根据权利要求5所述的一种多协议低速总线接口芯片架构，其特征在于：所述第二总线主机接口分为A、B两路第一总线主机接口，可实现A、B两路主机同时访问，则第二总线仲裁模块实现两路第二总线仲裁功能。
7.根据权利要求1的一种多协议低速总线接口芯片架构，其特征在于：所述以太网主机功能模块采用MDIO模块，其可将第一总线或第二总线接口转换成MDIO接口，且MIDO接口与第二总线从机接口共用芯片管脚。
8.根据权利要求1的一种多协议低速总线接口芯片架构，其特征在于：所述通用接口模块采用可将第一总线或第二总线接口转换成GPIO信号的功能模块，通用接口模块转换后的信号作为输出时，可选择来源于GPIO的信号，也可选择来源于时钟信号模块的信号。
9.根据权利要求1的一种多协议低速总线接口芯片架构，其特征在于：所述物理载体可为可编程逻辑器件，也可为通过流片产生的独立芯片。
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