CN210924562U - 一种背板通讯装置 - Google Patents

Abstract

本申请公开了一种背板通讯装置，该装置包括主控制器、终端接口和高速连接器，主控制器通过高速连接器与终端接口连接。主控制器包括处理器、第一高速信号链路、高速时钟芯片和第一低速控制信号链路。终端接口包括主控芯片、第二高速信号链路、第二低速控制信号链路和高速差分参考时钟信号链路。主控制器和终端接口之间，基于高速信号链路的高速数据传输，并基于低速控制信号链路辅助调整数据传输速率，由参考时钟精确处理两者之间传输的数字信号，由此能够减少数据传输过程中信号的损失，提高数据传输的速率，从而显著提升工业控制器和以太网卡之间的数据传输速率。

Description

一种背板通讯装置

技术领域

本申请涉及工业控制器领域，尤其涉及一种背板通讯装置。

背景技术

随着工业以太网的快速发展，控制系统背板通讯需要传送的数据量越来越大，对传送带宽、传输延迟、数据误码率以及热拔插要求逐渐提高。

目前，在工业控制场合中，通过不断提高微处理器的主频率，使处理器集成的内核数量变多，从而使得处理器传送数据的速率越来越快，传输延时变短。然而，对网络数据通信来说，除了提升工业控制器的数据处理效率和选择高性能的以太网卡之外，背板自身内部的数据传输速率明显制约了网络数据通信的速率。换而言之，就是集成在背板上的工业控制器与以太网卡之间的数据传输速率不佳。

因此，亟需一种背板通讯装置，用于提高工业控制器和以太网卡之间数据传输的速率。

实用新型内容

本申请提供了一种背板通讯装置，目的在于解决现有技术中工业控制器和以太网卡之间背板的数据传送效率低下的问题。

为了实现上述目的，本申请提供了以下技术方案：

一种背板通讯装置，包括：

主控制器、终端接口和高速连接器；

所述主控制器通过所述高速连接器与所述终端接口连接；

所述主控制器包括处理器、第一高速信号链路、高速时钟芯片和第一低速控制信号链路；

所述终端接口包括主控芯片、第二高速信号链路、第二低速控制信号链路和高速差分参考时钟信号链路；

所述处理器的第一端与所述高速时钟芯片的一端连接，第二端与所述第一高速信号链路的第一端连接；

所述主控芯片的第一端与所述第二低速控制信号链路的一端连接，第二端与所述高速差分参考时钟信号链路的一端连接，第三端与所述第二高速信号链路的第一端连接；

所述高速时钟芯片的另一端通过所述高速连接器，与所述高速差分参考时钟信号链路的另一端连接；

所述第一高速信号链路的第二端通过所述高速连接器，与所述第二高速信号链路的第二端连接；

所述第一低速控制信号链路通过所述高速连接器，与所述第二低速控制信号链路的另一端连接。

可选的，所述第一高速信号链路和所述第二高速信号链路均为高速接口芯片。

可选的，所述第一低速控制信号链路和所述第二低速控制信号链路均为接口芯片。

可选的，所述高速连接器设置有热插拔针脚和接地针脚，所述热插拔针脚和所述接地针脚均为短针。

可选的，所述高速连接器上的高速差分信号线与地信号线通过梅花型布线构成差分微带线结构。

可选的，还包括：

第一存储器；

所述第一存储器设置在所述主控制器内部，所述第一存储器与所述处理器的第三端连接。

可选的，还包括：

第二存储器；

所述第二存储器设置在所述主控制器内部，所述第二存储器与所述第一高速信号链路的第三端连接。

可选的，还包括：

第三存储器；

所述述第三存储器设置在所述终端接口内部，所述第三存储器与所述第二高速信号链路的第三端连接。

可选的，还包括：

根复合体；

所述根复合体设置在所述处理器内部。

可选的，还包括：

电源模块；

所述电源模块为所述背板通讯装置供电。

本申请提供的背板通讯装置，主控制器通过高速连接器与终端接口连接。主控制器包括处理器、第一高速信号链路、高速时钟芯片和第一低速控制信号链路。终端接口包括主控芯片、第二高速信号链路、第二低速控制信号链路和高速差分参考时钟信号链路。主控制器的第一高速信号链路通过高速连接器与终端接口的第二高速信号链路连接，主控制器的第一低速控制信号链路通过高速连接器与终端接口的第二低速控制信号链路连接，主控制器和终端接口之间，基于高速信号链路的高速数据传输，并基于低速控制信号链路辅助调整传输速率，由参考时钟精确处理两者之间传输的数字信号，由此能够减少数据传输过程中信号的损失，提高数据传输的速率，从而显著提升工业控制器和以太网卡之间的数据传输速率。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本申请实施例提供的一种背板通讯装置的结构示意图；

图2为本申请实施例提供的另一种背板通讯装置的结构示意图；

图3为本申请实施例提供的又一种背板通讯装置的结构示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

由背景技术可知，对于网络数据通信来说，除了提升工业控制器的数据处理效率和以太网卡的数据传输速率之外，背板自身内部的数据传输速率明显制约了网络数据通信的速率。

其中，以太网卡通过背板上的终端接口，与背板上集成的工业控制器建立连接关系。显而易见的，提高工业控制器与终端接口之间的数据传输速率，便能够进一步提高工业控制器和以太网卡之间的数据传输速率。因此，基于高速串行计算机扩展总线标准(peripheral component interconnect express，PCIe)高速背板总线，本申请实施例提供一种背板通讯装置，适用于工业控制器，以用于提高工业控制器和以太网卡之间数据传输的速率。

需要说明的是，PCIe高速背板总线作为现有技术中的第三代高速总线，具有成本低、技术规范成熟、软件支持丰富、电气性能突出等优点，在背板数据传输技术上占有较大的优势。相较于与其他高速背板总线，PCIe高速背板总线可以实现芯片与芯片、模块与模块、以及系统与系统之间的高速互联。

具体的，PCIe高速背板总线具备以下特点：

1、带宽高和传输速率高。

其中，由于PCIe高速总线采用双单工模式，并且在物理介质独立，因此能够并行实现数据发送和数据接收，从而提高数据传输速率。

2、点对点的串行传输。

其中，PCIe高速总线所连接的各个设备支持点对点的串行总线技术，各个设备独显带宽。

3、对电源功耗的要求较低，抗干扰能力强。

其中，由于PCIe高速总线采用低分压差分(Low-Voltage DifferentialSignaling，LVDS)技术，因此能够降低对电源功耗的要求，并且具备较强的抗干扰能力。

4、支持热拔插功能。

其中，由于PCIe高速总线的物理接口采用的是热拔插检测管脚，基于该热拔插检测管家的特性，能够实现热插拔功能，并且还支持电源管理。

如图1所示，为本申请实施例提供了一种背板通讯装置的结构示意图，所述背板通讯装置包括：

主控制器100、终端接口200和高速连接器300。

针对PCIe高速背板总线，终端接口200具体指的是PCIe背板上的终端(End Point，EP)模块，当主控制器100处于EP模式时，主控制器100与终端接口200进行信息交互。

其中，主控制器100通过高速连接器300与终端接口200连接。在本申请实施例中，终端接口200的数量可以为一个或多个。

主控制器100包括处理器101、第一高速信号链路102、高速时钟芯片103和第一低速控制信号链路104。

终端接口200包括主控芯片201、第二高速信号链路202、第二低速控制信号链路203和高速差分参考时钟信号链路204。

处理器101的第一端与高速时钟芯片103的一端连接，第二端与第一高速信号链路102的第一端连接。

主控芯片201的第一端与第二低速控制信号链路202的一端连接，第二端与高速差分参考时钟信号链路204的一端连接，第三端与第二高速信号链路203的第一端连接。

高速时钟芯片103的另一端通过高速连接器300，与高速差分参考时钟信号链路204的另一端连接。

第一高速信号链路102的第二端通过高速连接器300，与第二高速信号链路203的第二端连接。

第一低速控制信号链路104通过高速连接器300，与第二低速控制信号链路203的另一端连接。

需要说明的是，处理器101可以为龙芯处理器，具体的龙芯处理器型号可由技术人员根据实际情况进行设置。例如，选用2k1000型号的龙芯处理器，该型号龙芯处理器的芯片内设置有2个GS264型号的处理器内核，主频达到1GHz，处理器内部还设置有64位的DDR3控制器和外设控制器(Direct Memory Access，DMA)模块，此外，该型号处理器具备2个×4PCIe2.0接口，也具备6个独立的×1接口，因此，该型号处理器能够支持缓存读取(Cache)访问方式，或者直接读取(Uncache)访问方式。

需要说明的是，第一高速信号链路102和第二高速信号链路202为同一型号的高速信号链路，在本申请实施例中，第一高速信号链路102和第二高速信号链路202都支持去加重技术和均衡技术。当然，高速信号链路能提升数据传输速率这一功能特性，为本领域技术人员所熟悉的公知常识，这里不再赘述。此外，高速信号链路的具体型号可由技术人员根据实际情况进行设置。

可选的，第一高速信号链路102和第二高速信号链路202均为高速接口芯片。

其中，高速接口芯片可以选用高速接口芯片，当然，为了进一步提升数据传输速率，也可以采用具备缓冲寄存器的PCIe buffer高速接口芯片，具体的PCIe buffer高速接口芯片型号可由技术人员根据实际情况进行设置。需要说明的是，PCIe buffer高速接口芯片具备数据发送端和数据接收端，数据发送端支持去加重技术，数据接收端支持均衡技术，从而减少数据传输过程中信号的损失，提高数据传输的速率。

第一低速控制信号链路104和第二低速控制信号链路203为同一型号的低速控制信号链路，在本申请实施例中，低速控制信号链路的具体型号可由技术人员根据实际情况进行设置。

可选的，第一低速控制信号链路104和第二低速控制信号链路203均为接口芯片。

其中，为了进一步提高数据传输的速率，接口芯片可以选用具备缓冲寄存器的buffer接口芯片，当然，具体的buffer接口芯片型号可由技术人员根据实际情况进行设置。

需要说明的是，第一低速控制信号链路104和第二低速控制信号链路203之间传输控制信号，该控制信号包括但不限于是：RC复位信号(用于触发根复合体复位)、EP复位信号(用于触发终端接口复位)、热拔插信号(用于指示带电插拔连接线)、插稳信号(用于指示主控制器的连接状态)和地址读取信号(用于指示主控制器所访问的终端接口的地址)。基于低速控制信号链路之间控制信号的传输，能够辅助调整第一高速信号链路102和第二高速信号链路202之间数据传输的速率。

需要强调的是，在本申请实施例中，高速时钟芯片103的具体工作规格和具体型号可由技术人员根据实际情况进行设置。

例如，高速时钟芯片的时钟频率大于100MHz的高速参考时钟，该高速参考时钟保持同频同相，误差保持在-300PPM～300PPM的范围以内，具有1666个时钟周期，时钟周期偏差小于1，并且可以支持扩频时钟功能。在时钟信号分配过程中，高速时钟芯片103为处理器101分配2路差分高速参考时钟，为终端接口200分配一个时钟。高速时钟芯片103，能够精准处理处理器101传输的数字信号，提高处理器101处理数据的速率和准确性。

高速差分参考时钟信号链路204的具体规格可由技术人员根据实际情况进行设置。

例如，选用具备2路高速差分参考时钟信号输入、输入支持光电耦合接口(HCPL)电平、以及输出支持低电压差分(LVDS)电平和光电耦合接口(HCPL)电平的时钟驱动器。高速差分参考时钟信号链路204，能够精准处理主控芯片201传输的数字信号，提高主控芯片201处理数据的速率和可靠性。

在本申请实施例中，主控芯片201的具体型号可由技术人员根据实际情况进行设置。例如，选用现场可编程逻辑门阵列(Field Programmable Gate Array，FPGA)芯片，FPGA芯片上设置有PCIe硬核，通过调用PCIe硬核能够实现PCIe的物料层功能。

高速连接器300的具体型号可由技术人员根据实际情况进行设置。例如，选用紧凑型外设部件互联标准(Compact Peripheral Component Interconnect，CPCI)连接器。在本申请实施例中，为了实现背板通讯装置的热拔插功能，针对高速连接器300自身的针脚，设置热插拔针脚和接地针脚。

可选的，高速连接器300设置有热插拔针脚和接地针脚，热插拔针脚和接地针脚均为短针。

其中，由于热插拔针脚和接地针脚均为短针，当第一低速控制信号链路104和第二低速控制信号链路203之间传输的是RC复位信号和热拔插信号时，高速连接器300能够在物理机制上实现热拔插功能。

可选的，高速连接器300上的高速差分信号线与地信号线通过梅花型布线构成差分微带线结构。

需要说明的是，差分微带线结构的具体结构和功能特性为本领域技术人员所熟悉的公知常识，这里不再赘述。

在本申请实施例中，主控制器通过高速连接器与终端接口连接。主控制器包括处理器、第一存储器、高速时钟芯片和第一低速控制信号链路。终端接口包括主控芯片、第二高速信号链路、第二低速控制信号链路和高速差分参考时钟信号链路。主控制器和终端接口之间，基于高速信号链路的高速数据传输，并基于低速控制信号链路辅助调整传输速率，由参考时钟精确处理两者之间传输的数字信号，由此能够减少数据传输过程中信号的损失，提高数据传输的速率，从而显著提升工业控制器和以太网卡之间的数据传输速率。

可选的，如图2所示，为本申请实施例提供的另一种背板通讯装置的结构示意图，包括：

主控制器100、终端接口200、高速连接器300、电源模块400、根复合体500、第一存储器600、第二存储器700和第三存储器800。

其中，主控制器100通过高速连接器300与终端接口200连接，电源模块400为所述背板通讯装置供电。

主控制器100包括处理器101、第一高速信号链路102、高速时钟芯片103和第一低速控制信号链路104。

终端接口200包括主控芯片201、第二高速信号链路202、第二低速控制信号链路203和高速差分参考时钟信号链路204。

处理器101的第一端与高速时钟芯片103的一端连接，第二端与第一高速信号链路102的第一端连接，第三端与第一存储器600连接。

根复合体500设置在处理器101内部。根复合体500具体指的是PCIe背板上的RC模块，当主控制器100处于RC模式时，主控制器100与根复合体500进行信息交互。

主控芯片201设置有芯片硬核，主控芯片201的第一端与第二低速控制信号链路202的一端连接，第二端与高速差分参考时钟信号链路204的一端连接，第三端与第二高速信号链路203的第一端连接。

高速时钟芯片103的另一端通过高速连接器300，与高速差分参考时钟信号链路204的另一端连接。

第一高速信号链路102的第二端通过高速连接器300，与第二高速信号链路203的第二端连接。

第一低速控制信号链路104通过高速连接器300，与第二低速控制信号链路203的另一端连接。

第二存储器700设置在主控制器100内部，第二存储器700与第一高速信号链路102的第三端连接

第三存储器800设置在终端接口200内部，第三存储器800与第二高速信号链路202的第三端连接。

需要说明的是，第一存储器600、第二存储器700、第三存储器800的具体存储器型号可由技术人员根据实际情况进行设置。

可选的，第一存储器600为DDR存储器。其中，DDR存储器的具体型号可由技术人员根据实际情况进行设置。

可选的，第二存储器700和第三存储器800均为带电可擦可编程只读存储器(Electrically Erasable Programmable read only memory，EEPROM)。

其中，EEPROM的具体型号可由技术人员根据实际情况进行设置。

需要说明的是，第一高速信号链路102和第二高速信号链路202都支持EEPROM设置模式。当处理器101上电时，第一高速信号链路102和第二高速信号链路202直接读取EEPROM中的配置内容，无需额外控制处理器101，提高数据传输的速率。

在本申请实施例中，主控制器通过高速连接器与终端接口连接。主控制器包括处理器、第一高速信号链路、高速时钟芯片和第一低速控制信号链路。终端接口包括主控芯片、第二高速信号链路、第二低速控制信号链路和高速差分参考时钟信号链路。

主控制器和终端接口之间，基于高速信号链路的高速数据传输，并基于低速控制信号链路辅助调整传输速率，由参考时钟精确处理两者之间传输的数字信号，由此能够减少数据传输过程中信号的损失，提高数据传输的速率，从而显著提升工业控制器和以太网卡之间的数据传输速率。此外，主控制器和终端接口中的高速信号链路都额外增加了存储器，从而进一步提升数据传输的速率。

可选的，如图3所示，为本申请实施例提供的又一种背板通讯装置的结构示意图，包括：

主控制器100、终端接口200、CPCI连接器300、电源模块400、根复合体500、DDR存储器600、第一EEPROM700和第二EEPROM800。

其中，主控制器100通过CPCI连接器300与终端接口200连接，电源模块400为所述背板通讯装置供电。

主控制器100包括处理器101、第一PCIe Buffer高速接口芯片102、高速时钟芯片103和第一Buffer接口芯片104。

终端接口200包括FPGA芯片201、第二PCIe Buffer高速接口芯片202、第二Buffer接口芯片203和高速差分参考时钟信号链路204。

处理器101的第一端与高速时钟芯片103的一端连接，第二端与第一PCIe Buffer高速接口芯片102的第一端连接，第三端与DDR存储器600连接。

根复合体500设置在处理器101内部。

FPGA芯片201设置有芯片硬核，FPGA芯片201的第一端与第二Buffer接口芯片202的一端连接，第二端与高速差分参考时钟信号链路204的一端连接，第三端与第二PCIeBuffer高速接口芯片203的第一端连接。

高速时钟芯片103的另一端通过CPCI连接器300，与高速差分参考时钟信号链路204的另一端连接。

第一PCIe Buffer高速接口芯片102的第二端通过CPCI连接器300，与第二PCIeBuffer高速接口芯片203的第二端连接。

第一Buffer接口芯片104通过CPCI连接器300，与第二Buffer接口芯片203的另一端连接。

第一EEPROM700设置在主控制器100内部，第一EEPROM700与第一PCIe Buffer高速接口芯片102的第三端连接。

第二EEPROM800设置在终端接口200内部。第二EEPROM800与第二PCIe Buffer高速接口芯片202的第三端连接。

其中，第一PCIe Buffer高速接口芯片102、第二PCIe Buffer高速接口芯片202、第一Buffer接口芯片104、第二Buffer接口芯片203、FPGA芯片201、DDR存储器600、第一EEPROM700和第二EEPROM800的具体规格型号可由技术人员根据实际情况进行设置。

在本申请实施例中，主控制器通过CPCI连接器与终端接口连接。主控制器包括处理器、第一PCIe Buffer高速接口芯片、高速时钟芯片、第一Buffer接口芯片。终端接口包括FPGA芯片、第二PCIe Buffer高速接口芯片、第二Buffer接口芯片、高速差分参考时钟信号链路。主控制器的第一PCIe Buffer高速接口芯片通过CPCI连接器与终端接口的第二PCIeBuffer高速接口芯片连接，主控制器的第一Buffer接口芯片通过CPCI连接器与终端接口的第二Buffer接口芯片连接。

主控制器和终端接口之间，基于高速信号链路的高速数据传输，并基于低速控制信号链路辅助调整传输速率，由参考时钟精确处理两者之间传输的数字信号，由此能够减少数据传输过程中信号的损失，提高数据传输的速率，从而显著提升工业控制器和以太网卡之间的数据传输速率。此外，主控制器和终端接口中的高速信号链路都额外增加了存储器，从而进一步提升数据传输的速率。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其它实施例的不同之处，各个实施例之间相同或相似部分互相参见即可。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本申请。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其它实施例中实现。因此，本申请将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (10)

1.一种背板通讯装置，其特征在于，包括：

主控制器、终端接口和高速连接器；

所述主控制器通过所述高速连接器与所述终端接口连接；

所述主控制器包括处理器、第一高速信号链路、高速时钟芯片和第一低速控制信号链路；

所述终端接口包括主控芯片、第二高速信号链路、第二低速控制信号链路和高速差分参考时钟信号链路；

所述处理器的第一端与所述高速时钟芯片的一端连接，第二端与所述第一高速信号链路的第一端连接；

所述主控芯片的第一端与所述第二低速控制信号链路的一端连接，第二端与所述高速差分参考时钟信号链路的一端连接，第三端与所述第二高速信号链路的第一端连接；

所述高速时钟芯片的另一端通过所述高速连接器，与所述高速差分参考时钟信号链路的另一端连接；

所述第一高速信号链路的第二端通过所述高速连接器，与所述第二高速信号链路的第二端连接；

所述第一低速控制信号链路通过所述高速连接器，与所述第二低速控制信号链路的另一端连接。

2.根据权利要求1所述的装置，其特征在于，所述第一高速信号链路和所述第二高速信号链路均为高速接口芯片。

3.根据权利要求1所述的装置，其特征在于，所述第一低速控制信号链路和所述第二低速控制信号链路均为接口芯片。

4.根据权利要求1所述的装置，其特征在于，所述高速连接器设置有热插拔针脚和接地针脚，所述热插拔针脚和所述接地针脚均为短针。

5.根据权利要求1所述的装置，其特征在于，所述高速连接器上的高速差分信号线与地信号线通过梅花型布线构成差分微带线结构。

6.根据权利要求1所述的装置，其特征在于，还包括：

第一存储器；

所述第一存储器设置在所述主控制器内部，所述第一存储器与所述处理器的第三端连接。

7.根据权利要求1所述的装置，其特征在于，还包括：

第二存储器；

所述第二存储器设置在所述主控制器内部，所述第二存储器与所述第一高速信号链路的第三端连接。

8.根据权利要求1所述的装置，其特征在于，还包括：

第三存储器；

所述第三存储器设置在所述终端接口内部，所述第三存储器与所述第二高速信号链路的第三端连接。

9.根据权利要求1所述的装置，其特征在于，还包括：

根复合体；

所述根复合体设置在所述处理器内部。

10.根据权利要求1所述的装置，其特征在于，还包括：

电源模块；

所述电源模块为所述背板通讯装置供电。

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