CN116243148B - 一种针对芯片i3c协议的调试和验证架构 - Google Patents

一种针对芯片i3c协议的调试和验证架构 Download PDF

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Abstract

本发明提供一种针对芯片I3C协议的调试和验证架构，包括信号发生器、子模块和被测试设备DUT；子模块包括与门U1、反相器U2、或门U3、MOS管Q1和Q2；使能端一方面连接与门U1的第一输入端，另一方面经反相器U2连接或门U3的第一输入端；与门U1和或门U3的第二输入端相连后作为数据接收端再经数据总线连接信号发生器；与门U1的输出端连接MOS管Q2的栅极，或门U3的输出端连接MOS管Q1的栅极；MOS管Q2的源极连接使能电压控制端，MOS管Q1的源极接地；MOS管Q2和Q1的漏极相连后作为数据输出端再连接被测试设备。本发明使用现有的信号发生器以及对应需要的子模块，成本比较低，并且相对容易上手。

Description

一种针对芯片I3C协议的调试和验证架构
技术领域
本发明涉及芯片I3C协议的调试和验证技术领域，具体而言，涉及一种针对芯片I3C协议的调试和验证架构。
背景技术
MIPI I3C(MIPI Alliance Improved Inter Integrated Circuit，MIPI联盟改进版的内部集成电路)接口的开发旨在通过为传感器提供快速、低成本、低功耗的两线数字接口来简化移动无线产品中的传感器系统设计架构。
I3C协议规范适用范围包括：
(1)用于I3C Basic的I3C接口协议和命令；
(2)电气规格，例如时序和电压电平；
(3)支持特定类别的传感器和其他设备。
在DDR5 RDIMM中就采用了I3C Basic的I3C接口协议和命令，采用这种模式一个很大的有优势就是大大缩短了DDR5服务器的启动时时间。
众所周知，DDR5服务器在启动时，同时和多个DDR5 RDIMM内存条之间做很复杂的training过程，仅用I2C(Inter-Integrated Circuit，内部集成电路)去通信，效率相当低下，而且I2C中没有中断、容错机制以及从设备无法主动向主设备发起通讯，还有上拉电阻限制了时钟速率且使得功耗偏高等种种不足之处，从而MIPI I3C应运而生。
I3C可以在同一根主线上支持更多的从设备，而且不会因为要支持中断或睡眠模式而增加额外的逻辑信号，并且I3C可以在更低功耗的情况下提供更快的传输速率(10Mbps的最低数据速率)。
I3C还吸收了SPI传输速度快、吞吐量大的优点，但是传输线依旧采用了I2C的模式，一根时钟传输线，一根数据传输线，没有像SPI那样，需要4根控制线，而减少引脚数和信号路径，有助于在系统中集成更多的从设备，为设计人员降低了复杂性以及提供了更大的灵活性。
MIPI I3C是一种可扩展的中速串行控制总线接口，用于将外围设备连接到应用处理器，简化集成并提高成本效率，适用于广泛的设备互连应用，包括传感器和存储器接口，为移动产品(从智能手机、可穿戴设备到汽车系统)提供创新设计。
总之，MIPI I3C结合了传统I2C和SPI接口的关键属性，以提供统一的、高性能、极低功耗的解决方案。
如图1所示，这是DDR5 RDIMM内存条上除了DRAM颗粒外的芯片的I2C/I3C总线拓扑图。
针对I3C的复杂性，它并不是简单的主从交互，其中还掺杂着OD模式(Open Drain，开漏输出)转PP模式(Push Pull，推完输出)以及PP模式转OD模式。
现有的I3C控制器技术如下：
(1)要么是集成到CPU里面，在服务器上，通过刷新BIOS以及系统启动时做相关的training过程，与RDIMM上芯片进行交互；
(2)要么就是根据MIPI I3C的协议要求，工程师们自己动手在FPGA上实现I3C的协议要求；
(3)要么就是有公司已经开发好了相关的I3C控制器，按照他们的应用说明书使用就可以了。
然而，现有的I3C控制器技术存在如下缺点：
(1)购买CPU搭建测试环境：一是成本超级高；二是购买途径十分狭窄，不大好购买；三是还要十分熟悉BIOS。要求比较高，似乎只有专业人士才可以搞定。
(2)自己动手开发I3C控制机：开发周期比较长。首先，要熟读I3C协议内容；其次，还要擅长FPGA的开发；要求也比较高，似乎也只有专业人士才可以搞定。
(3)采用其他公司已经开发好了相关的I3C控制器：这个方案相对来说最容易，但是目前市面上还没有那家公司推来相关的MCU出来。
发明内容
本发明旨在提供一种针对芯片I3C协议的调试和验证架构，以解决上述现有的I3C控制器技术存在的问题。
本发明提供的一种针对芯片I3C协议的调试和验证架构，包括信号发生器DTG、子模块和被测试设备DUT；所述子模块与被测试设备DUT的时钟端相连；
所述子模块包括与门U1、反相器U2、或门U3、MOS管Q1和MOS管Q2；使能端一方面连接与门U1的第一输入端，另一方面经反相器U2连接或门U3的第一输入端；与门U1的第二输入端和或门U3的第二输入端相连后作为数据接收端再经数据总线连接信号发生器DTG；与门U1的输出端连接MOS管Q2的栅极，或门U3的输出端连接MOS管Q1的栅极；MOS管Q2的源极连接使能电压控制端，MOS管Q1的源极接地；MOS管Q2的漏极和MOS管Q1的漏极相连后作为数据输出端再连接被测试设备DUT。
进一步的，所述子模块的工作过程如下：
(1)当使能端输入低时，与门U1的第一输入端接收到的信号为低，无论由数据总线输入与门U1的第二输入端的数据为高还是低，与门U1的输出都是低，此时，MOS管Q2的栅极接收到的信号也为低，所以此时MOS管Q2是不导通，切断数据输出端与使能电压控制端之间的通路，此时数据输出端呈高阻态；同理，使能端输入低并经过反相器U2后，或门U3接收到的信号为高，无论数据总线输入或门U3的第二输入端的数据为高还是低，或门U3的输出都是高，此时，MOS管Q1的栅极接收到的信号也为高，所以此时MOS管Q1也是不导通的，切断数据输出端与地之间的通路，此时数据输出端呈高阻态；
(2)当使能端输入高时：
数据总线上输入高时，与门U1的输出为高，MOS管Q2的栅极接收到的信号也为高，所以此时Q2是导通的，数据输出端与使能电压控制端之间的通路是通的，而或门U3的输出依旧是高，MOS管Q1的栅极接收到的信号也为高，所以此时Q1是不导通的，切断数据输出端与地之间的通路，此时数据输出端输出呈高电压状态；
数据总线上输入低时，与门U1的输出为低，MOS管Q2的栅极接收到的信号也为低，所以此时Q2是不导通的，切断数据输出端与使能电压控制端之间的通路，而或门U3的输出为低，MOS管Q1的栅极接收到的信号也为低，所以此时Q1是导通的，数据输出端与地之间的通路是通的，此时数据输出端呈低电压状态。
进一步的，所述调试和验证架构的工作方法包括：
当进行写数据操作时，使能端拉高，所述调试和验证架构中数据接收端与数据输出端相当于直通模式，此时，通过数据总线向数据接收端传输什么数据，数据输出端就输出同样的数据；
当有ACK bit、Parity bit和/或PEC字节有握手交互或者奇偶校验动作时，则根据不同的类型来判断使能端是拉高还是拉低。
进一步的，当有ACK bit有握手交互或者奇偶校验动作时，需要给数据接收端个响应，此时数据输出端需要处于高阻态，随时等待接收端的动作。
进一步的，当有Parity bit有握手交互或者奇偶校验动作时，使能端是拉高。
进一步的，当有PEC字节有握手交互或者奇偶校验动作时，使能端是拉高。
在一个优选的实施例中，所述MOS管Q1为NMOS管。
在一个优选的实施例中，所述MOS管Q2为PMOS管。
综上所述，由于采用了上述技术方案，本发明的有益效果是：
1、本发明使用现有的信号发生器以及对应需要的子模块，成本比较低，而且还十分方便调试以及做一些非法的协议信号任意组合用来测试芯片对协议的兼容能力；
2、本发明能够通过现有的仪器构造所需要的I3C协议信号，应用技术早已及成熟，相对上手来说，比较容易。无论是自带的软件手动控制信号输出方式，还是通过相应的接口，用编程方式远程控制方式，整体花费的时间少很多，不需要专门去研究FPGA的架构以及学习一门新的编程语言Verilog。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例中的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1为DDR5 RDIMM内存条上除了DRAM颗粒外的芯片的I2C/I3C总线拓扑图。
图2为本发明实施例中针对芯片I3C协议的调试和验证架构的示意图。
图3为本发明实施例中子模块的结构示意图。
图4为本发明实施例中通过自带的软件手动控制信号输出方式的一个示例的示意图。其中：
HUB为多端口转发器；
TS0和TS1为2个温度传感器；
PMIC为Power Management IC，电源管理芯片；
RCD为registering clock drivers，注册时钟驱动器；
图5为本发明实施例中通过自带的软件手动控制信号输出方式的一个示例的SETAASA(Set All Addresses to Static Address Command，将所有地址设置为静态地址命令)协议定义的示意图。
图6为本发明实施例中SETAASA的实际波形(OD模式和PP模式都是1MHz)的示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。
因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
实施例
如图2、图3所示，本实施例提出一种针对芯片I3C协议的调试和验证架构，包括信号发生器DTG、子模块和被测试设备DUT；所述子模块与被测试设备DUT的时钟端相连；
所述子模块包括与门U1、反相器U2、或门U3、NMOS管Q1和PMOS管Q2；使能端一方面连接与门U1的第一输入端，另一方面经反相器U2连接或门U3的第一输入端；与门U1的第二输入端和或门U3的第二输入端相连后作为数据接收端再经数据总线连接信号发生器DTG；与门U1的输出端连接PMOS管Q2的栅极，或门U3的输出端连接NMOS管Q1的栅极；PMOS管Q2的源极连接使能电压控制端，NMOS管Q1的源极接地；PMOS管Q2的漏极和NMOS管Q1的漏极相连后作为数据输出端再连接被测试设备DUT。
其中，所述子模块的工作原理如下：
(1)当使能端输入低时，与门U1的第一输入端接收到的信号为低，无论由数据总线输入与门U1的第二输入端的数据为高还是低，与门U1的输出都是低，此时，PMOS管Q2的栅极接收到的信号也为低，所以此时PMOS管Q2是不导通，切断数据输出端与使能电压控制端之间的通路，此时数据输出端呈高阻态，实际上泄漏电流还是有的，但非常小，故输出阻抗非常大；同理，使能端输入低并经过反相器U2后，或门U3接收到的信号为高，无论数据总线输入或门U3的第二输入端的数据为高还是低，或门U3的输出都是高，此时，NMOS管Q1的栅极接收到的信号也为高，所以此时NMOS管Q1也是不导通的，切断数据输出端与地之间的通路，此时数据输出端呈高阻态；
(2)当使能端输入高时：
数据总线上输入高时，与门U1的输出为高，PMOS管Q2的栅极接收到的信号也为高，所以此时Q2是导通的，数据输出端与使能电压控制端之间的通路是通的，而或门U3的输出依旧是高，NMOS管Q1的栅极接收到的信号也为高，所以此时Q1是不导通的，切断数据输出端与地之间的通路，此时数据输出端输出呈高电压状态；
数据总线上输入低时，与门U1的输出为低，PMOS管Q2的栅极接收到的信号也为低，所以此时Q2是不导通的，切断数据输出端与使能电压控制端之间的通路，而或门U3的输出为低，NMOS管Q1的栅极接收到的信号也为低，所以此时Q1是导通的，数据输出端与地之间的通路是通的，此时数据输出端呈低电压状态。
上述子模块的工作原理中，各端口的真值如表1所示。
表1：
上述方案中，时钟总线控制依然和I2C协议一样，但是I3C协议的推挽模式时钟速率可达12.5MHz，因此上述方案中，数据总线上多了一个三态输出门控制。进一步地，所述调试和验证架构的工作方法包括：
(1)当进行写数据操作时，使能端拉高，所述调试和验证架构中数据接收端与数据输出端相当于直通模式，此时，通过数据总线向数据接收端传输什么数据，数据输出端就输出同样的数据；
(2)当有ACK bit、Parity bit和/或PEC字节有握手交互或者奇偶校验动作时，则根据不同的类型来判断使能端是拉高还是拉低。具体地：
(a)当有ACK bit有握手交互或者奇偶校验动作时，需要给数据接收端个响应，此时数据输出端需要处于高阻态，随时等待接收端的动作。
(b)当有Parity bit有握手交互或者奇偶校验动作时，以奇校验为例，假如主机发送的数据是0x05，换算成二进制是8’b0000-0101，很明显1的个数是2个(偶数个)，这时候Parity bit为了满足奇校验的规则，主机就需要发送一个1’b1，来满足奇校验下1的个数为奇数；假如主机发送的数据是0x15，换算成二进制是8’b0001-0101，很明显1的个数是3个(奇数个)，这时候Parity bit为了满足奇校验的规则，主机就需要发送一个1’b0，来满足奇校验下1的个数为奇数；由此，当有Parity bit有握手交互或者奇偶校验动作时的行为类似于写数据操作，所以使能端是拉高。
(c)当有PEC字节有握手交互或者奇偶校验动作时，需要对前面所有的数据进行CRC校验(循环冗余校核)，其中第九bit是Parity bit，该行为也类似于写数据操作，所以使能端是拉高。
由此，基于上述实现的针对芯片I3C协议的调试和验证架构，通过控制时钟、使能端和数据接收端，能够构造I3C协议信号。一般来说，可以通过如下方式来构造I3C协议信号：
(1)通过自带的软件手动控制信号输出方式，如图4、图5、图6所示。
(2)通过USB、GPIB、LAN、串口等远程控制接口编程控制。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (8)

1.一种针对芯片I3C协议的调试和验证架构，其特征在于，包括信号发生器DTG、子模块和被测试设备DUT；所述子模块与被测试设备DUT的时钟端相连；
所述子模块包括与门U1、反相器U2、或门U3、MOS管Q1和MOS管Q2；使能端一方面连接与门U1的第一输入端，另一方面经反相器U2连接或门U3的第一输入端；与门U1的第二输入端和或门U3的第二输入端相连后作为数据接收端再经数据总线连接信号发生器DTG；与门U1的输出端连接MOS管Q2的栅极，或门U3的输出端连接MOS管Q1的栅极；MOS管Q2的源极连接使能电压控制端，MOS管Q1的源极接地；MOS管Q2的漏极和MOS管Q1的漏极相连后作为数据输出端再连接被测试设备DUT。
2.根据权利要求1所述的针对芯片I3C协议的调试和验证架构，其特征在于，所述子模块的工作过程如下：
(1)当使能端输入低时，与门U1的第一输入端接收到的信号为低，无论由数据总线输入与门U1的第二输入端的数据为高还是低，与门U1的输出都是低，此时，MOS管Q2的栅极接收到的信号也为低，所以此时MOS管Q2是不导通，切断数据输出端与使能电压控制端之间的通路，此时数据输出端呈高阻态；同理，使能端输入低并经过反相器U2后，或门U3接收到的信号为高，无论数据总线输入或门U3的第二输入端的数据为高还是低，或门U3的输出都是高，此时，MOS管Q1的栅极接收到的信号也为高，所以此时MOS管Q1也是不导通的，切断数据输出端与地之间的通路，此时数据输出端呈高阻态；
(2)当使能端输入高时：
数据总线上输入高时，与门U1的输出为高，MOS管Q2的栅极接收到的信号也为高，所以此时Q2是导通的，数据输出端与使能电压控制端之间的通路是通的，而或门U3的输出依旧是高，MOS管Q1的栅极接收到的信号也为高，所以此时Q1是不导通的，切断数据输出端与地之间的通路，此时数据输出端输出呈高电压状态；
数据总线上输入低时，与门U1的输出为低，MOS管Q2的栅极接收到的信号也为低，所以此时Q2是不导通的，切断数据输出端与使能电压控制端之间的通路，而或门U3的输出为低，MOS管Q1的栅极接收到的信号也为低，所以此时Q1是导通的，数据输出端与地之间的通路是通的，此时数据输出端呈低电压状态。
3.根据权利要求2所述的针对芯片I3C协议的调试和验证架构，其特征在于，所述调试和验证架构的工作方法包括：
当进行写数据操作时，使能端拉高，所述调试和验证架构中数据接收端与数据输出端相当于直通模式，此时，通过数据总线向数据接收端传输什么数据，数据输出端就输出同样的数据；
当有ACK bit、Parity bit和/或PEC字节有握手交互或者奇偶校验动作时，则根据不同的类型来判断使能端是拉高还是拉低。
4.根据权利要求3所述的针对芯片I3C协议的调试和验证架构，其特征在于，当有ACKbit有握手交互或者奇偶校验动作时，需要给数据接收端个响应，此时数据输出端需要处于高阻态，随时等待接收端的动作。
5.根据权利要求3所述的针对芯片I3C协议的调试和验证架构，其特征在于，当有Parity bit有握手交互或者奇偶校验动作时，使能端是拉高。
6.根据权利要求3所述的针对芯片I3C协议的调试和验证架构，其特征在于，当有PEC字节有握手交互或者奇偶校验动作时，使能端是拉高。
7.根据权利要求1-6任一项所述的针对芯片I3C协议的调试和验证架构，其特征在于，所述MOS管Q1为NMOS管。
8.根据权利要求1-6任一项所述的针对芯片I3C协议的调试和验证架构，其特征在于，所述MOS管Q2为PMOS管。
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