CN112783071A - 一种sdio控制器、fpga板卡和sdio测试系统 - Google Patents

一种sdio控制器、fpga板卡和sdio测试系统 Download PDF

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Abstract

本发明实施例提供的一种SDIO控制器、FPGA板卡和SDIO测试系统，所述SDIO控制器为主从一体控制器，包括：时钟模块、主控模块、配置模块、命令模块、数据模块和数据FIFO；所述配置模块包括寄存器模块、控制总线接口模块以及主从配置模块；所述时钟模块，用于提供从机SDIO时钟以及系统时钟信号；所述主控模块，用于控制状态转换、数据传输和中断响应；所述命令模块用于进行指令解析、指令组装以及CRC检测；所述数据模块用于进行数据传输以及CRC检测；所述数据FIFO，用于存储需要发送以及接收到数据。本发明实施例能够提供一种主从一体的SDIO控制器。

Description

一种SDIO控制器、FPGA板卡和SDIO测试系统
【技术领域】
本发明实施例涉及FPGA嵌入式技术领域，特别涉及一种SDIO控制器、FPGA板卡和SDIO测试系统。
【背景技术】
安全数字输入输出(Secure Digital Input and Output，SDIO)是在安全数码记忆卡(Secure Digital Memory Card，SD)标准上定义的一种外设接口，目前主要应用在SDIO卡中，比如，SDIO卡包括蓝牙卡、无线保真(Wireless Fidelity，WIFI)卡以及全球定位系统(Global Positioning System，GPS)卡等。SDIO总线采用主从通信模式，所有通信由主机发出命令开始，从机完成命令解析后即可建立通信。
目前使用硬件描述语言设计的SDIO控制器主要是针对从机的设计，暂未出现主从一体的SDIO控制器。
【发明内容】
本发明实施例提供一种SDIO控制器、FPGA板卡和SDIO测试系统，能够提供一种主从一体的SDIO控制器。
为解决上述问题，本发明实施例提供如下方案：
第一方面，提供一种SDIO控制器，所述SDIO控制器为主从一体控制器，包括：时钟模块、主控模块、配置模块、命令模块、数据模块和数据FIFO；所述配置模块包括寄存器模块、控制总线接口模块以及主从配置模块；
所述时钟模块，用于提供从机SDIO时钟以及系统时钟信号；
所述主控模块，用于控制状态转换、数据传输和中断响应；
所述命令模块，用于进行指令解析、指令组装以及CRC检测；
所述数据模块，用于进行数据传输以及CRC检测；
所述数据FIFO，用于存储需要发送以及接收到数据；
可选地，所述主控模块包括控制器主状态机；
所述控制器主状态机，用于根据命令切换所述SDIO控制器的工作状态；
所述SDIO控制器的工作状态包括空闲状态、命令状态和数据传输状态。
可选地，所述SDIO控制器采用硬件描述语言实现。
可选地，所述SDIO控制器通过引脚CFG[4:0]配置为主机或者从机。
可选地，所述引脚CFG[4:0]还用于为所述主机配置主机ID号，或者为所述从机配置从机ID号。
可选地，所述SDIO控制器支持8位数据线通信，通信速率达到400Mbps。
第二方面，提供一种FPGA板卡，其特征在于，包括：如第二方面所述的SDIO控制器。
第三方面，提供一种SDIO测试系统，包括：FPGA主机、SDIO总线和至少一个FPGA从机；所述FPGA主机和所述FPGA从机均包括如上述第一方面所述的SDIO控制器；
所述FPGA主机和所述FPGA从机之间通过所述SDIO总线连接。
可选地，所述SDIO总线包括时钟线、命令线和8位数据线。
可选地，当所述FPGA从机的数量大于1时，所述FPGA主机和所述FPGA从机之间采用串行一拖多的连接方式。
可选地，所述FPGA从机的数量包括3个。
本发明实施例提供的一种SDIO控制器、FPGA板卡和SDIO测试系统，所述SDIO控制器为主从一体控制器，包括：时钟模块、主控模块、配置模块、命令模块、数据模块和数据FIFO；所述配置模块包括寄存器模块、控制总线接口模块以及主从配置模块；所述时钟模块，用于提供从机SDIO时钟以及系统时钟信号；所述主控模块，用于控制状态转换、数据传输和中断响应；所述命令模块，用于进行指令解析、指令组装以及CRC检测；所述数据模块，用于进行数据传输以及CRC检测；所述数据FIFO，用于存储需要发送以及接收到数据。本发明实施例能够提供一种主从一体的SDIO控制器。
【附图说明】
图1为本发明实施例提供的一种SDIO控制器的示意图；
图2为本发明实施例提供的SDIO控制器顶层模块的示意图；
图3为本发明实施例提供的命令交互的通信时序分析图；
图4为本发明实施例提供的写数据的通信时序图；
图5为本发明实施例提供的读数据的通信时序图
图6为本发明实施例提供的SDIO控制器的工作状态切换示意图；
图7为本发明实施例提供的一种FPGA板卡的示意图；
图8为本发明实施例提供的一种SD I O测试系统的示意图。
【具体实施方式】
以下结合说明书附图及具体实施例对本发明实施例的技术方案做进一步的详细阐述。
相关技术中，基于SDIO控制器的现场可编程门阵列(Field Programmable GateArray，FPGA)板级通信中，使用硬件描述语言来设计的SDIO控制器主要是针对从机的设计。SDIO控制器只支持串行一拖一的连接方式，通用性和可配置性不够强。SDIO控制器只支持到4位数据线通信，速率较低，无法满足高速并行测试的需求。SDIO控制器的主机IP和从机IP不能通用，用户需要准备两个IP才能进行通信，用户无法通过IO来配置IP类型，并且中断信号线与数据线复用，通信效率会有所降低。
基于上述技术问题，本发明实施例提供一种SDIO控制器、FPGA板卡和SDIO测试系统。
图1为本发明实施例提供的一种SDIO控制器的示意图，SDIO控制器10为主从一体控制器，用于FPGA板卡间的通信。如图1所示，SDIO控制器10包括：时钟模块11、主控模块12、配置模块13、命令模块14、数据模块15和数据FIFO16；配置模块13包括寄存器模块、控制总线接口模块以及主从配置模块。
其中，时钟模块11，用于提供从机SDIO时钟以及系统时钟信号；主控模块12，用于控制状态转换、数据传输和中断响应；命令模块14，用于进行指令解析、指令组装以及CRC检测；数据模块15，用于进行数据传输以及CRC检测；数据FIFO，用于存储需要发送以及接收到数据。
具体地，命令模块14包括命令解析模块、命令产生模块。数据模块15包括数据接收模块、数据发送模块。数据FIFO16包括读FIFO和写FIFO。
本发明实施例中，SDIO控制器10采用硬件描述语言实现。SDIO控制器10的顶层模块如图2所示，左边是FPGA内部信号，包括系统时钟、复位、数据FIFO接口、控制总线接口信号，右边是FPGA引脚信号，包括时钟输入输出、中断输入输出、命令线和8位数据线。数据FIFO接口，用于发送或者接收数据；控制总线接口，用于对SDIO内部寄存器进行读写操作，以及控制用户的其它模块。
其中，FPGA内部信号和FPGA引脚信号具体介绍如表1所示。
表1FPGA内部信号和FPGA引脚信号
Figure BDA0002907498820000041
Figure BDA0002907498820000051
本发明实施例中，SDIO控制器10通过引脚CFG[4:0]配置为主机或者从机。如表1所示，当SDIO控制器10被配置为主机时，使用SDIO_CLK_OUT信号作为SDIO时钟输出信号，使用INT_IN[3:0]作为中断输入信号。当SDIO控制器10被配置为从机时，使用SDIO_CLK_IN信号作为SDIO时钟输入信号，使用INT_OUT信号作为中断输出信号。
本发明实施例中，SDIO控制器10支持8位数据线通信，通信速率达到400Mbps，满足指令和数据的快速交互，以及多个芯片并行测试的需求。
进一步地，引脚CFG[4:0]还用于为主机配置主机ID号，或者为从机配置从机ID号。在主机单独选择1个从机进行通信时，主机需要知道从机ID号。
例如，一个主机和3个从机建立通信，3个从机包括：从机A、从机B和从机C，当主机单独选择从机A进行通信时，主机向从机A、从机B和从机C分别发送携带从机A的ID号的命令。当从机A接收到命令后，由于命令中携带的ID号和从机A的ID号一致，从而从机A响应该命令，如图3(b)所示；当从机B和从机C接收到命令后，由于命令中携带的ID号和从机B、从机C的ID号均一致，从而从机B和从机C均不响应该命令，如图3(a)所示。
如图4所示，在写数据时，主机先发送卡选择指令cmd7选择一个从机进行通信，然后再发送数据读写指令cmd52进行写寄存器操作，从机响应该指令后进行写数据。
如图5所示，在读数据时，主机先发送卡选择指令cmd7选择一个从机进行通信，然后再发送数据读写指令cmd52进行读寄存器操作，从机响应该指令后进行读数据。
由于SDIO控制器10为主从一体架构，可通过外部引脚CFG[4:0]配置为主机或从机。因此，SDIO控制器10支持一拖多串行通信架构，节约FPGA主机的IO数量，并且适用所有FPGA平台，通用性强。
本发明实施例中，主控模块12包括控制器主状态机。控制器主状态机，用于根据命令切换SDIO控制器10的工作状态。如图6所示，SDIO控制器10的工作状态包括空闲状态、命令状态和数据传输状态。主机通过发送相应的指令来选择不同的从机进行通信，从机根据不同指令切换不同的状态。
如图6所示，SDIO控制器10处于空闲状态时，当接收到卡选择指令cmd7&withcorrect rca时，控制器主状态机会将SDIO控制器10的工作状态从空闲状态切换至命令状态。SDIO控制器10处于命令状态时，当接收到卡选择指令cmd7&with incorrect rca时，控制器主状态机会将SDIO控制器10的工作状态从命令状态切换至空闲状态；当接收到数据读写扩展指令cmd53时，控制器主状态机会将SDIO控制器10的工作状态从命令状态切换至数据传输状态。SDIO控制器10处于数据传输状态时，当接收到传输完成指令Transfer done时，控制器主状态机会将SDIO控制器10的工作状态从数据传输状态切换至命令状态。由图6可知，空闲状态和命令状态之间可以直接进行切换，命令状态和数据传输状态之间也可以直接进行切换。空闲状态和数据传输状态之间不能直接进行切换，从空闲状态切换至数据传输状态需要先从空闲状态切换至命令状态，然后再切换至数据传输状态；从数据传输状态切换至空闲状态需要先从数据传输状态切换至命令状态，然后再切换至空闲状态。
所述SDIO控制器10，例如可以是：芯片、芯片模组或者芯片模组的一部分。
本发明实施例提供的一种SDIO控制器、FPGA板卡和SDIO测试系统，所述SDIO控制器为主从一体控制器，包括：时钟模块、主控模块、配置模块、命令模块、数据模块和数据FIFO；所述配置模块包括寄存器模块、控制总线接口模块以及主从配置模块；所述时钟模块，用于提供从机SDIO时钟以及系统时钟信号；所述主控模块，用于控制状态转换、数据传输和中断响应；所述命令模块用于进行命令交互以及CRC检测；所述数据模块用于进行数据传输以及CRC检测；数据FIFO，用于存储需要发送以及接收到数据。本发明实施例能够提供一种主从一体的SDIO控制器。
图7为本发明实施例提供了一种FPGA板卡的示意图。如图7所示，FPGA板卡20包括：引脚CFG[4:0]21和如图1-图6所示的SDIO控制器。
SDIO控制器为主从一体控制器，包括：时钟模块、主控模块、配置模块、命令模块、数据模块和数据FIFO；所述配置模块包括寄存器模块、控制总线接口模块以及主从配置模块。
其中，时钟模块，用于提供从机SDIO时钟以及系统时钟信号；主控模块，用于控制状态转换、数据传输和中断响应；命令模块用于进行指令解析、指令组装以及CRC检测；数据模块用于进行数据传输以及CRC检测；数据FIFO，用于存储需要发送以及接收到数据。
具体地，命令模块包括命令解析模块、命令产生模块。数据模块包括数据接收模块、数据发送模块。数据FIFO包括读FIFO和写FIFO。
本发明实施例中，SDIO控制器采用硬件描述语言实现。SDIO控制器的顶层模块包括FPGA内部信号和FPGA引脚信号。其中，FPGA内部信号包括系统时钟、复位、数据FIFO接口、控制总线接口信号；FPGA引脚信号，包括时钟输入输出、中断输入输出、命令线和8位数据线。其中，数据FIFO接口，用于发送或者接收数据；控制总线接口，用于对SDIO内部寄存器进行读写操作，以及控制用户的其它模块。
其中，FPGA内部信号和FPGA引脚信号具体介绍如表1所示。
本发明实施例中，SDIO控制器通过引脚CFG[4:0]配置为主机或者从机。
本发明实施例中，SDIO控制器支持8位数据线通信，通信速率包括400Mbps，满足指令和数据的快速交互，以及多个芯片并行测试的需求。
进一步地，引脚CFG[4:0]还用于为主机配置主机ID号，或者为从机配置从机ID号。在主机单独选择1个从机进行通信时，主机需要知道从机ID号。
由于SDIO控制器为主从一体架构，可通过外部引脚CFG[4:0]配置为主机或从机。因此，SDIO控制器支持一拖多串行通信架构，节约FPGA主机的IO数量，并且适用所有FPGA平台，通用性强。
本发明实施例中，主控模块包括控制器主状态机。控制器主状态机，用于根据命令切换SDIO控制器的工作状态。SDIO控制器的工作状态包括空闲状态、命令状态和数据传输状态。主机通过发送相应的指令来选择不同的从机进行通信，从机根据不同指令切换不同的状态。
其中，空闲状态和命令状态之间可以直接进行切换，命令状态和数据传输状态之间也可以直接进行切换。空闲状态和数据传输状态之间不能直接进行切换，从空闲状态切换至数据传输状态需要先从空闲状态切换至命令状态，然后再切换至数据传输状态；从数据传输状态切换至空闲状态需要先从数据传输状态切换至命令状态，然后再切换至空闲状态。
所述SDIO控制，例如可以是：芯片、芯片模组或者芯片模组的一部分。
本发明实施例提供的一种FPGA板卡，包括：SDIO控制器，所述SDIO控制器为主从一体控制器，包括：时钟模块、主控模块、配置模块、命令模块、数据模块和数据FIFO；所述配置模块包括寄存器模块、控制总线接口模块以及主从配置模块；所述时钟模块，用于提供从机SDIO时钟以及系统时钟信号；所述主控模块，用于控制状态转换、数据传输和中断响应；所述命令模块用于进行指令解析、指令组装以及CRC检测；所述数据模块用于进行数据传输以及CRC检测；数据FIFO，用于存储需要发送以及接收到数据。本发明实施例能够提供一种主从一体的SDIO控制器。
关于上述如图1至图6实施例中描述的各个装置、产品包含模块/单元，其可以是软件模块/单元，也可以是硬件模块/单元，或者也可以部分是软件模块/单元，部分是硬件模块/单元。例如，对于应用或集成芯片的各个装置、产品其包含的各个模块/单元可以都采用电路等硬件的方式实现，或者至少部分模块/单元可以采用软件程序的方式实现，该运行于芯片内部集成处理器，剩余的(如果有)部分模块/单元可以采用电路等硬件方式实现；对于应于或集成芯片模组的各个装置、产品，其包含的各个模块/单元可以都采用电路等硬件的方式实现，不同模块/单元可以位于芯片模组的同一件(例如芯片、电路模块等)或者不同组件中，至少部分/单元可以采用软件程序的方式实现，该软件程运行于芯片模组内部集成处理器剩余(如果有)部分模块/单元可以采用电路等硬件方式实现；对于应或集成终端的各个装置、产品，其包含的模块/单元可以都采用电路等硬件的方式实现，不同的模块/单元可以位于终端内同一组件(例如，芯片、电路模块等)或者不同组件中，或者至少部分模块/单元可以采用软件程序的方式实现，该程序运行于终端内部集成的处理器，剩余(如果有)分模块/单元可以采用电路等硬件方式实现。
图8为本发明实施例提供的一种SDIO测试系统的示意图。如图8所示，SDIO测试系统包括：FPGA主机31、SDIO总线和至少一个FPGA从机32；FPGA主机31和FPGA从机32均包括如图1-4所示的SDIO控制器；FPGA主机31和FPGA从机32之间通过SDIO总线连接。
本发明实施例中，SDIO总线包括时钟线33、命令线34和8位数据线35。
本发明实施例中，当FPGA从机32的数量大于1时，FPGA主机31和FPGA从机32之间采用串行一拖多的连接方式。
本发明实施例中，FPGA从机32的数量和硬件电路走线以及通信速率有关。优选地，FPGA从机的数量包括3个，如图6所示。
其中，FPGA主机31和FPGA从机32均包括SDIO控制器。SDIO控制器为主从一体控制器，包括：时钟模块、主控模块、配置模块、命令模块、数据模块和数据FIFO；所述配置模块包括寄存器模块、控制总线接口模块以及主从配置模块。
其中，时钟模块，用于提供从机SDIO时钟以及系统时钟信号；主控模块，用于控制状态转换、数据传输和中断响应；命令模块用于进行指令解析、指令组装以及CRC检测；数据模块，用于进行数据传输以及CRC检测；数据FIFO，用于存储需要发送以及接收到数据。
具体地，命令模块包括命令解析模块、命令产生模块。数据模块包括数据接收模块、数据发送模块。数据FIFO包括读FIFO和写FIFO。
本发明实施例中，SDIO控制器采用硬件描述语言实现。SDIO控制器的顶层模块包括FPGA内部信号和FPGA引脚信号。其中，FPGA内部信号包括系统时钟、复位、数据FIFO接口、控制总线接口信号；FPGA引脚信号，包括时钟输入输出、中断输入输出、命令线和8位数据线。其中，数据FIFO接口，用于发送或者接收数据；控制总线接口，用于对SDIO内部寄存器进行读写操作，以及控制用户的其它模块。
其中，FPGA内部信号和FPGA引脚信号具体介绍如表1所示。
本发明实施例中，SDIO控制器通过引脚CFG[4:0]配置为主机或者从机。
本发明实施例中，SDIO控制器支持8位数据线通信，通信速率达到400Mbps，满足指令和数据的快速交互，以及多个芯片并行测试的需求。
进一步地，引脚CFG[4:0]还用于为主机配置主机ID号，或者为从机配置从机ID号。在主机单独选择1个从机进行通信时，主机需要知道从机ID号。
由于SDIO控制器为主从一体架构，可通过外部引脚CFG[4:0]配置为主机或从机。因此，SDIO控制器支持一拖多串行通信架构，节约FPGA主机的IO数量，并且适用所有FPGA平台，通用性强。
本发明实施例中，主控模块包括控制器主状态机。控制器主状态机，用于根据命令切换SDIO控制器的工作状态。SDIO控制器的工作状态包括空闲状态、命令状态和数据传输状态。主机通过发送相应的指令来选择不同的从机进行通信，从机根据不同指令切换不同的状态。
其中，空闲状态和命令状态之间可以直接进行切换，命令状态和数据传输状态之间也可以直接进行切换。空闲状态和数据传输状态之间不能直接进行切换，从空闲状态切换至数据传输状态需要先从空闲状态切换至命令状态，然后再切换至数据传输状态；从数据传输状态切换至空闲状态需要先从数据传输状态切换至命令状态，然后再切换至空闲状态。
本发明实施例提供的一种SDIO测试系统，包括：FPGA主机、SDIO总线和至少一个FPGA从机；FPGA主机和FPGA从机均包括SDIO控制器；FPGA主机和FPGA从机之间通过SDIO总线连接，SDIO控制器为主从一体控制器，包括：时钟模块、主控模块、配置模块、命令模块、数据模块和数据FIFO；配置模块包括寄存器模块、控制总线接口模块以及主从配置模块；时钟模块，用于提供从机SDIO时钟以及系统时钟信号；主控模块，用于控制状态转换、数据传输和中断响应；命令模块用于进行指令解析、指令组装以及CRC检测；数据模块用于进行数据传输以及CRC检测；数据FIFO，用于存储需要发送以及接收到数据。本发明实施例能够提供一种主从一体的SDIO控制器，用于FPGA板卡间的通信，实现一拖多的主从通信架构，满足指令和数据的快速交互，以及多个芯片并行测试的需求。
以上所述是本发明实施例的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明实施例所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明实施例的保护范围。

Claims (11)

1.一种SDIO控制器，其特征在于，所述SDIO控制器为主从一体控制器，包括：时钟模块、主控模块、配置模块、命令模块、数据模块和数据FIFO；
所述配置模块包括寄存器模块、控制总线接口模块以及主从配置模块；
所述时钟模块，用于提供从机SDIO时钟以及系统时钟信号；
所述主控模块，用于控制状态转换、数据传输和中断响应；
所述命令模块，用于进行指令解析、指令组装以及CRC检测；
所述数据模块，用于进行数据传输以及CRC检测；
所述数据FIFO，用于存储需要发送以及接收到数据。
2.根据权利要求1所述的SDIO控制器，其特征在于，所述主控模块包括控制器主状态机；
所述控制器主状态机，用于根据命令切换所述SDIO控制器的工作状态；
所述SDIO控制器的工作状态包括空闲状态、命令状态和数据传输状态。
3.根据权利要求1所述的SDIO控制器，其特征在于，所述SDIO控制器采用硬件描述语言实现。
4.根据权利要求1所述的SDIO控制器，其特征在于，所述SDIO控制器通过引脚CFG[4:0]配置为主机或者从机。
5.根据权利要求4所述的SDIO控制器，其特征在于，所述引脚CFG[4:0]还用于为所述主机配置主机ID号，或者为所述从机配置从机ID号。
6.根据权利要求1所述的SDIO控制器，其特征在于，所述SDIO控制器支持8位数据线通信，通信速率达到400Mbps。
7.一种FPGA板卡，其特征在于，包括：如权利要求1-7任意一项所述的SDIO控制器。
8.一种SDIO测试系统，其特征在于，包括：FPGA主机、SDIO总线和至少一个FPGA从机；所述FPGA主机和所述FPGA从机均包括如权利要求1-7所述的SDIO控制器；
所述FPGA主机和所述FPGA从机之间通过所述SDIO总线连接。
9.根据权利要求8所述的SDIO测试系统，其特征在于，所述SDIO总线包括时钟线、命令线和8位数据线。
10.根据权利要求8所述的SDIO测试系统，其特征在于，当所述FPGA从机的数量大于1时，所述FPGA主机和所述FPGA从机之间采用串行一拖多的连接方式。
11.根据权利要求8所述的SDIO测试系统，其特征在于，所述FPGA从机的数量包括3个。
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