CN112147927B - 一种双通道总线通信的多轴运动控制系统 - Google Patents

Abstract

本发明公开了一种双通道总线通信的多轴运动控制系统，运动控制器、两个独立的EtherCat总线通道、软主站和硬主站；运动控制器通过两个独立的EtherCat总线通道分别连接软主站和硬主站；运动控制器用于控制并向软主站和硬主站下发控制命令并接收来自软主站和硬主站的反馈信息；运动控制器时序处理双通道周期数据的方法控制软主站和硬主站能同时响应。本发明通过设置2个EtherCat总线通道，两个通道完全独立，同时在双通道中断处理模块中，采用时序处理双通道周期数据的方法保证两个主站实时响应性，并减少中断，避免互相打断，尤其是对高实时主站的处理的打断。

Description

一种双通道总线通信的多轴运动控制系统

技术领域

本发明涉及工业自动化控制技术领域，尤其涉及一种双通道总线通信的多轴运动控制系统。

背景技术

目前按照伺服驱动器指令通信方式的分类，运动控制系统一般划分为总线通信型、脉冲指令型两大类，典型总线通信型运动控制系统如图1所示。运动控制器作为主站，和IO扩展板、伺服驱动器等机床设备模块都是通过一个总线通道进行连接的。随着数控机床智能化技术的进步，数控系统要求伺服电机驱动器从站越来越多，且要求精度和实时性也越来越高，要求在指定时间内，所有的从站都能够和主站进行通信，且各个伺服电机驱动器从站之间同步性要求小于1微秒，比如1ms内，主站要和所有从站都进行至少一次通信，由于受通信速度限制，在指定的周期内所接的从站数量有限，无法进行通信错误冗余设计。同时，在数控系统中，XYZ轴伺服电机驱动器一般精度要求很高，需要很高的实时响应能力，而一般输入输出IO、换刀、上下料等辅助轴实时性要求不高。

发明内容

本发明针对上述现有的问题的一个或多个，提出一种双通道总线通信的多轴运动控制系统。

一种双通道总线通信的多轴运动控制系统，包括运动控制器、两个独立的EtherCat总线通道、软主站和硬主站；

所述运动控制器通过两个独立的所述EtherCat总线通道分别连接所述软主站和硬主站；

所述运动控制器用于控制并向所述软主站和硬主站下发控制命令并接收来自所述软主站和硬主站的反馈信息；

所述运动控制器采用时序处理双通道周期数据的方法控制所述软主站和硬主站能同时响应。

在一些实施方式中，还包括EtherCat主站模块，所述EtherCat主站模块包括两个相互独立设置的软主站模块和硬主站模块，所述运动控制器通过所述软主站模块和硬主站模块分别对应连接所述软主站和硬主站。

在一些实施方式中，还包括双通道中断处理模块，所述双通道中断处理模块与所述软主站模块和硬主站模块连接，所述双通道中断处理模块用于对所述软主站和硬主站的周期数据进行处理，将周期数据发送给所述软主站和硬主站并同时接收所述软主站和硬主站反馈的周期数据。

在一些实施方式中，两个独立的所述EtherCat总线通道分别为一路实时性要求不高的EtherCat软主站通道和一路实时性高的EtherCat硬主站通道，所述硬主站通道与实时性要求高的从站设备连接，所述软主站通道与实时性要求不高的从站设备连接。

在一些实施方式中，所述运动控制器包括电源模块、计算机主板，所述电源模块与所述计算机主板连接，为所述计算机主板提供工作电压，所述软主站通道为计算机主板上的EtherCat软主站网络接口。

在一些实施方式中，所述硬主站通道包括位于计算机主板上的PCIE接口、所述硬主站包括PCIE总线、PCIE总线、接口芯片、FPGA和以太网物理层收发器,计算机主板依次通过PCIE总线以及接口芯片与FPGA相连接，所述FPGA连接以太网物理层收发器。

在一些实施方式中，将所需通信周期小于预设周期的设备划分到硬主站通道中，所需通信周期大于预设周期的设备划分到软主站通道中；

将所述硬主站与所述软主站的连接的从站设备均连接到所述运动控制器，并通过所述运动控制器建立网络拓扑图；

分别设定所述硬主站与所述软主站的通信周期以形成所述双通道控制系统。

在一些实施方式中，所述硬主站包括FPGA,设定所述硬主站与所述软主站的通信周期，具体包括：

FPGA定时所述硬主站通信周期；

运动控制器控制器获取所述硬主站通信周期，并设定所述软主站的通信周期时间为硬主站的整数倍时间。

在一些实施方式中，运动控制器控制器获取所述硬主站通信周期，并设定所述软主站的通信周期时间为硬主站的整数倍时间，具体包括：

硬主站的每个通信周期发送和接收数据都会触发中断信号，并发送给硬主站模块；

硬主站模块将捕获的中断信号发送给双通道中断处理模块，所述双通道中断处理模块通知所述运动控制器取出PDO数据；

所述运动控制器接收到所述双通道中断处理模块的中断信号通知后读取PDO数据，并通知软主站模块；

所述软主站模块通知软主站进行周期判断，所述运动控制器判断所述软主站通信周期是否到达，如果软主站通信周期到达，则所述双通道中断处理模块通知所述运动控制器执行软主站的PDO处理函数。

本发明益处：

本发明通过设置2个EtherCat总线通道，两个通道完全独立，一个总线通信通道工作周期可以较短，满足对实时响应高的应用；一个总线通道工作周期不需要很高,因此，设置2个EtherCat总线通道把从站进行了分类设计，在通信周期要求较短、且实时性要求比较高的情况下，系统从站的连接数量能够得到极大的增加，同时时序处理双通道周期数据的方法保证两个主站实时响应性，并减少中断，避免互相打断，尤其是对高实时主站的处理的打断。

附图说明

图1为现有的运动控制系统图；

图2为一种双通道总线通信的多轴运动控制系统结构图；

图3为一种双通道总线通信的多轴运动控制系统的中断流程图；

图4为一种双通道总线通信的多轴运动控制系统的模块图；

图5为一种双通道总线通信的多轴运动控制系统软件结构图；

图6为一种双通道总线通信的多轴运动控制系统硬件结构图；

图7为硬主站硬件结构图；

图8为双主站周期数据处理时序图。

具体实施方式

下面结合附图对申请技术方案作进一步详细说明。

本发明提供一种双通道总线通信的多轴运动控制系统，一种双通道总线通信的多轴运动控制系统，其特征在于，包括运动控制器、两个独立的EtherCat总线通道、软主站和硬主站；运动控制器通过两个独立的EtherCat总线通道分别连接软主站和硬主站；运动控制器用于控制并向软主站和硬主站下发控制命令并接收来自软主站和硬主站的反馈信息；运动控制器采用时序处理双通道周期数据的方法控制软主站和硬主站能同时响应。

在本实施例中，为实现两个EtherCat主站功能，计算机操作系统使用了Linux+xenomai构建的实时操作系统，其采用了双内核，如图5所示，在Linux内核和硬件之间增加了一个时间上可预测的，且与Linux内核分开的实时内核，两个内核构成了一个完备的整体，实时性任务运行在实时内核上，非实时性任务运行在Linux内核上，运动控制系统的核心程序运行在Linux内核上，运动控制系统应用程序和运动控制系统的核心程序通信。本例中两个EtherCat主站运行在实时内核上的。软件结构如图4所示，还包括EtherCat主站模块，EtherCat主站模块包括两个相互独立设置的软主站模块和硬主站模块，运动控制器通过软主站模块和硬主站模块分别对应连接软主站和硬主站，软主站和硬主站是两个独立的EtherCat总线通道下的从站。

还包括双通道中断处理模块，双通道中断处理模块与软主站模块和硬主站模块连接，双通道中断处理模块用于对软主站和硬主站的周期数据进行处理，将周期数据发送给软主站和硬主站并同时接收软主站和硬主站反馈的周期数据。图5中的双通道中断处理为本申请所指的双通道中断处理模块，FPGA EtherCat是指和运动控制器连接的FPGA，位于操作系统中实时内核的双通道中断处理模块连接硬件抽象层的软主站网卡驱动和FPGAEtherCat主站驱动，双通道中断处理模块运行于实时内核中，其通过共享内存和Linux内核将消息相互反馈，运动控制器的控制系统通过硬件抽象层去控制硬件资源。软主站网卡驱动连接硬件资源网卡设备，FPGA EtherCat主站驱动连接FPGA EtherCat主站。

两个独立的EtherCat总线通道分别为一路实时性要求不高的EtherCat软主站通道和一路实时性高的EtherCat硬主站通道，硬主站通道与实时性要求高的从站设备连接，软主站通道与实时性要求不高的从站设备连接。将硬主站通道与实时性要求较高从站设备连接，将软主站通道与实时性要求不高的从站设备连接，并通过运动控制器建立网络拓扑图如图2所示；具体来说，实时性要求高的从站设备，是指周期3mm以内，主要是运动控制系统中的伺服电机插补轴；实时性要求不高，是指周期10ms以上，主要是运动控制系统中通用输入输出IO模块。

本发明实例硬件结构如图5和图6所示，运动控制器包括电源模块、计算机主板，电源模块与计算机主板连接，为计算机主板提供工作电压，计算机主板上还设置有VGA接口、USB接口、RS232接口、EtherCAT软主站接口、PCIE接口，图5中的232接口为RS232接口，PCIE接口包括PCIE接口1和PCIE接口2，PCIE接口1通过PICE总线连接FPGA，PCIE接口2通过PICE总线连接扩展网络接口电路，软主站通道为计算机主板上的网络接口，该网络接口为如图5所示的EtherCAT软主站接口，硬主站通道包括位于计算机主板上的PCIE接口、PCIE总线、接口芯片、FPGA和以太网物理层收发器,计算机主板依次通过PCIE总线以及接口芯片与FPGA相连接，FPGA连接以太网物理层收发器，还包括变压器和RJ45接口，接口芯片为CH368，以太网物理层收发器通过变压器和RJ45接口连接。接口芯片采用CH368型号，CH368是一个连接PCI-Express总线的通用接口芯片，支持I/O端口映射、存储器映射、扩展ROM以及中断。CH368将高速PCIE总线转换为简便易用的类似于ISA总线的32位或者8位主动并行接口，用于制作低成本的基于PCIE总线的计算机板卡，以及将原先基于ISA总线或者PCI总线的板卡升级到PCIE总线上。PCIE总线与其它主流总线相比，速度更快，实时性更好，可控性更佳。PCIE总线通过接口芯片CH368传输PCIE信号，接口芯片CH368含有引脚D0-D31，是三态输入输出引脚，可连接32位的双向数据信号线，引脚A15-A0,是输出引脚，可接16位地址信号线。FPGA可通过RMII或者MDIO接口，连接以太网物理层收发器，同时，FPGA硬主站按照EtherCat协议规范进行开发，整个报文的组装和解析完全在芯片内进行，且DC同步以及重试、线缆冗余等功能直接在芯片内完成，由此，大大减轻了计算机侧的负担，计算机侧只需要专注于上层软件的开发，无需再关心底层的通信。

如图2所示，在本实施例中，总线通道2为硬主站通道，总线通道1为软主站通道，软主站通道可连接IO扩展板，IO扩展板可连接变频器，IO扩展板还可通过软主站通道连接实时性要求不高的伺服驱动器，运动控制器通过硬主站通道连接实时性要求高的伺服驱动器。运动控制器还可连接显示设备，CCD摄像头、操作面板。

运动控制器根据用户加工信息、软主站和硬主站连接的各个从站反馈的信息进行处理，会得到伺服电机轴控制信息、开关量输出控制信息。这些数据信息通过EtherCat主站模块下发，同时运动控制器也接收EtherCat主站模块从各从站得到的反馈信息。EtherCat主站模块包括两个独立的主站模块，分别是软主站模块和硬主站模块。主站模块作用是获取解析从站标记文件xml，得到配置从站信息，并循环扫描从站，读取从站闪存eeprom信息以及进行配置文件校验。如果检验无误后，则配置从站，得到pdo配置信息，启动主站。如果检验失败，则通过事件回调接口通知运动控制器错误信息；其中软主站模块还需要按照EtherCAT通信协议将整个报文的组装和解析，而硬主站模块这部分功能则在FPGA芯片内完成；双通道中断处理模块采用时序设计方法在一个中断处理中同时处理的软主站和硬主站的周期数据，减轻了系统的负担。中断处理函数流程图如图3所示。

考虑到两个主站，不仅同时要保证两个主站实时响应性，同时也需要减少中断，避免互相打断，尤其是对高实时主站的处理的打断，同时也避免中断太多增加定时器的波动，由此时序处理双通道周期数据的方法控制软主站和硬主站能同时响应。

采用时序处理双通道周期数据的方法，包括：

将所需通信周期小于预设周期的设备划分到硬主站通道中，所需通信周期大于预设周期的设备划分到软主站通道中；

将硬主站与软主站的连接的从站设备均连接到运动控制器，并通过运动控制器建立网络拓扑图；

分别设定硬主站与软主站的通信周期以形成双通道控制系统。

其中，硬主站包括FPGA,设定硬主站与软主站的通信周期，具体包括：

FPGA定时硬主站通信周期；

运动控制器控制器获取硬主站通信周期，并设定软主站的通信周期时间为硬主站的整数倍时间。

运动控制器控制器获取硬主站通信周期，并设定软主站的通信周期时间为硬主站的整数倍时间，具体包括：

硬主站的每个通信周期发送和接收数据都会触发中断信号，并发送给硬主站模块；

硬主站模块将捕获的中断信号发送给双通道中断处理模块，双通道中断处理模块通知运动控制器取出PDO数据；

运动控制器接收到双通道中断处理模块的中断信号通知后读取PDO数据，并通知软主站模块；

软主站模块通知软主站进行周期判断，判断软主站通信周期是否到达，如果软主站通信周期到达，则双通道中断处理模块通知运动控制器执行软主站的PDO处理函数。

采用上述技术方案，通过设置2个EtherCat总线通道，软主站通道和硬主站通道，两个通道完全独立，一个总线通信通道工作周期可以较短，比如1ms，甚至更短，满足对实时响应高的要求的一些应用，如电机驱动器；一个总线通道工作周期不需要很高，比如IO轴，扫描时间数十ms以上,因此，设置2个EtherCat总线通道把从站进行了分类设计，在通信周期要求较短、且实时性要求比较高的情况下，系统从站的连接数量能够得到极大的增加，同时要保证两个主站实时响应性，减少中断，避免互相打断，尤其是对高实时主站的处理的打断。

本发明还采用时序设计方法在一个中断处理中同时处理的软主站和硬主站的周期数据，减轻了系统的负担。

本发明中的双通道中断处理模块采用时序设计方法同时处理的双通道主站的周期数据。

在本实施例中，如图5-图7所示时序设计，具体来说，master_0为FPGA硬主站，master_1为软主站,IRQ是指FPGA中的外部中断请求，ISR是指在FPGA外部中断请求执行中断服务程序。中断开始，硬主站周期数据中断处理，继而判断软主站通讯周期是否到达，到达则软主站周期数据中断处理，中断退出，若未到达，中断直接退出。具体的，由FPGA定时master_0主站的通信周期时间，每个通信周期master_0发送和接收数据后触发一个中断给硬主站模块，硬主站模块发送给运动控制器，运动控制器发送给软主站模块，因为通信时序是确定的，而且master_0主站报文的组装、解析等计算都在FPGA芯片内完成，延迟比较小，运动控制器只需要读写数据，这部分指令执行时间也比较短。因此，如果将master_1的通信周期设置为master_0通信周期的整数倍，就可以在master_0主站读写完数据后，对master_1主站定时器进行计数，并判断通信周期是否到，如果周期时间到，则在中断中继续执行master_1的PDO处理函数，这样对于主站master_1来说，不需要单独再引入一个中断产生PDO通信周期。

以上的仅是本发明的一些实施方式。对于本领域的普通技术人员来说，在不脱离本发明创造构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。

Claims (5)

1.一种双通道总线通信的多轴运动控制系统，其特征在于，包括

运动控制器、两个独立的EtherCat总线通道、EtherCat主站模块，双通道中断处理模块、软主站和硬主站，所述EtherCat主站模块包括两个相互独立设置的软主站模块和硬主站模块，所述运动控制器通过所述软主站模块和硬主站模块分别对应连接所述软主站和硬主站，所述双通道中断处理模块用于对所述软主站和硬主站的周期数据进行处理，将周期数据发送给所述软主站和硬主站并同时接收所述软主站和硬主站反馈的周期数据，其中，

所述运动控制器通过两个独立的所述EtherCat总线通道分别连接所述软主站和硬主站；

所述运动控制器用于控制并向所述软主站和硬主站下发控制命令并接收来自所述软主站和硬主站的反馈信息；

所述运动控制器采用时序处理双通道周期数据的方法控制所述软主站和硬主站能同时响应；

所述时序处理双通道周期数据的方法，具体包括：

将所需通信周期小于预设周期的设备划分到硬主站通道中，所需通信周期大于预设周期的设备划分到软主站通道中；

将所述硬主站与所述软主站的连接的从站设备均连接到所述运动控制器，并通过所述运动控制器建立网络拓扑图；

FPGA定时所述硬主站通信周期；

硬主站的每个通信周期发送和接收数据都会触发中断信号，并发送给硬主站模块；

硬主站模块将捕获的中断信号发送给双通道中断处理模块，所述双通道中断处理模块通知所述运动控制器取出PDO数据；

所述运动控制器接收到中断信号后读取PDO数据，并通知软主站模块；

所述软主站模块通知软主站进行周期判断，判断所述软主站通信周期是否到达，如果软主站通信周期到达，则所述双通道中断处理模块通知所述运动控制器执行软主站的PDO处理函数。

2.根据权利要求1所述的一种双通道总线通信的多轴运动控制系统，

其特征在于，两个独立的所述EtherCat总线通道分别为一路实时性要求不高的EtherCat软主站通道和一路实时性高的EtherCat硬主站通道，所述硬主站通道与实时性要求高的从站设备连接，所述软主站通道与实时性要求不高的从站设备连接。

3.根据权利要求2所述的一种双通道总线通信的多轴运动控制系统，其特征在于，所述运动控制器包括电源模块、计算机主板，所述电源模块与所述计算机主板连接，为所述计算机主板提供工作电压，所述软主站通道为计算机主板上的EtherCat软主站网络接口。

4.根据权利要求2所述的一种双通道总线通信的多轴运动控制系统，

其特征在于，所述硬主站通道包括位于计算机主板上的PCIE接口、所述硬主站包括PCIE总线、接口芯片、FPGA和以太网物理层收发器,计算机主板依次通过PCIE总线以及接口芯片与FPGA相连接，所述FPGA连接以太网物理层收发器。

5.根据权利要求1所述的一种双通道总线通信的多轴运动控制系统，

其特征在于，所述软主站的通信周期时间为硬主站的整数倍时间。

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